单次可编程存储器及其制造方法技术

本发明专利技术公开了一种单次可编程存储器，其包括基底、多个隔离结构、第一晶体管与第二晶体管。隔离结构设置于基底中，定义出有源区。各隔离结构上具有凹陷，使隔离结构顶面低于基底顶面。第一晶体管设置于基底的有源区上，且延伸至该凹陷侧壁，第一晶体管的栅极为选择栅极。第二晶体管设置于基底的有源区上，与第一晶体管串接。第二晶体管的栅极为浮置栅极，此浮置栅极呈区块状横跨于隔离结构之间的基底上，且延伸至凹陷侧壁。

【技术实现步骤摘要】

本专利技术涉及一种非易失性存储器及其制造方法，且特别是涉及一种。
技术介绍
非易失性存储器可以依照数据存入的方式而细分为掩模式只读存储器(Mask ROM)、可抹除且可编程只读存储器(Erasable Programmable ROM；EPROM)、可电抹除且可编程只读存储器(Electrically Erasable ProgrammableROM；E2PROM)、单次可编程只读存储器(One Time Programmable ROM；OTPROM)等。美国专利US 6678190揭露了一种单次可编程化只读存储器，以设置于N阱上的两串接的P型晶体管分别作为选择栅极与浮置栅极。由于无须配置控制栅极，因此具有能够与CMOS工艺整合的优点。然而，随着集成电路产业的发展，业界莫不以制作出速度更快、尺寸更小的产品为目标，因此半导体元件的集成度(Integration)势必会持续不断地增加。线宽缩小的结果，往往会导致存储器通道的电流过小，这么一来，很容易会造成数据误判的情形而降低存储器的可靠度。此外，由于元件的集成度增高，在接触窗开口的蚀刻工艺中，很容易产生误对准的情形，使得接触窗开口会蚀刻到掺杂区旁的隔离结构，造成P型掺杂区与N阱会产生PN接合，发生漏电流的问题。为了避免上述PN接合的问题，业界多会在隔离结构上形成一层氮化硅层，以防止过度蚀刻的发生。然而，由于氮化硅具有阻陷电荷的特性，将使得浮置栅极中所储存的部分电荷会落入氮化硅层，从而导致通道的电流过小，降低存储器的操作效率。
技术实现思路
有鉴于此，本专利技术的目的就是在提供一种单次可编程存储器，可以提高选择栅极与浮置栅极下方的通道宽度，进而增大通道的电流。本专利技术的另一目的是提供一种单次可编程存储器的制造方法，能够以简单的工艺，形成通道电流较高的单次可编程存储器。本专利技术提出一种单次可编程存储器，包括基底、多个隔离结构、第一晶体管与第二晶体管。隔离结构设置于基底中，定义出有源区，各隔离结构上具有凹陷，使隔离结构顶面低于基底顶面。第一晶体管设置于基底的有源区上，且延伸至该凹陷侧壁，第一晶体管的栅极为选择栅极。第二晶体管设置于基底的有源区上，与第一晶体管串接。第二晶体管的栅极为浮置栅极，此浮置栅极呈区块状横跨于有源区的基底上，且延伸至凹陷侧壁。上述单次可编程存储器中，还包括栅介电层，设置于浮置栅极与基底之间。此外，选择栅极与基底之间设置有选择栅极介电层。上述单次可编程存储器中，第一晶体管与第二晶体管为P型晶体管。上述单次可编程存储器中，还包括一掩模层，设置于隔离结构与浮置栅极之间。其中，掩模层的材料例如是氮化硅。上述单次可编程存储器中，浮置栅极的材料包括掺杂多晶硅。上述单次可编程存储器，其隔离结构上设置有凹陷，使得选择栅极和浮置栅极得以延伸至此凹陷侧壁，如此一来，可以在不增加浮置栅极尺寸的情况下，加大通道区的宽度，进而加大电流。本专利技术提出另一种单次可编程存储器，包括多个隔离结构、多个存储单元、多个选择栅极线、多个源极线与多个位线。隔离结构设置于基底中，各隔离结构上具有凹陷，使隔离结构顶面低于基底顶面。存储单元呈行列排列，设置于基底上。各存储单元包括第一晶体管与第二晶体管。第一晶体管的栅极为选择栅极，且该选择栅极延伸至该凹陷侧壁。第二晶体管的栅极为浮置栅极，浮置栅极呈区块状横跨于隔离结构之间的基底上，且延伸至凹陷侧壁。其中，第一晶体管的第二端点(漏极)串接至第二晶体管的第一端点(源极)。多个选择栅极线横跨隔离结构与基底而设置，各选择栅极线连接同一行的第一晶体管的栅极。多个源极线分别耦接同一行的第一晶体管的第一端点(源极)。多个位线分别耦接同一列的第二晶体管的第二端点(漏极)。上述单次可编程存储器中，还包括栅介电层，设置于浮置栅极与基底之间。选择栅极与基底之间设置有选择栅极介电层。上述单次可编程存储器中，相邻两存储单元是以镜像对称的方式配置。上述单次可编程存储器中，第一晶体管与第二晶体管为P型晶体管。上述单次可编程存储器中，还包括掩模层，设置于隔离结构与浮置栅极之间。其中，掩模层的材料例如是氮化硅。上述单次可编程存储器，在隔离结构上设置有凹陷，使得选择栅极和浮置栅极得以延伸至此凹陷侧壁，如此一来，可以在不增加浮置栅极尺寸的情况下，增大通道宽度，而得到较大的存储器电流。则即使掩模层可能会阻陷些许电荷，也不会因电流过小而导致操作效率低落。本专利技术提出一种单次可编程存储器的制造方法，此方法例如是提供基底，基底中已形成有多个隔离结构。然后，移除各隔离结构的一部分，在隔离结构上形成凹陷。接着，在基底上形成栅介电层与导体材料层，导体材料层伸入凹陷中。继而，图案化导体材料层，形成多个浮置栅极与多个选择栅极，其中，浮置栅极呈区块状横跨于隔离结构之间的基底上，且延伸至凹陷侧壁，选择栅极则呈条状也跨于隔离结构的凹陷侧壁与基底上。之后，以浮置栅极与选择栅极为掩模，在基底中形成多个掺杂区。上述单次可编程存储器的制造方法中，在隔离结构上形成凹陷的方法例如是湿式或干式蚀刻法。上述单次可编程存储器的制造方法中，还包括于形成掺杂区之后，在基底上形成一层掩模层。掩模层的材料例如是氮化硅。上述单次可编程存储器的制造方法中，形成浮置栅极的方法例如是先于导体材料层上形成图案化光致抗蚀剂层，图案化光致抗蚀剂层暴露出位于隔离结构上的部分导体材料层，然后移除暴露出的导体材料层，之后再移除图案化光致抗蚀剂层。上述单次可编程存储器的制造方法，掺杂区为P型掺杂区。本专利技术利用简单的工艺，在隔离结构上形成凹陷，使得选择栅极和浮置栅极得以延伸设置于凹陷的侧壁，而加大了浮置栅极下方的通道区的宽度，因此能够提高通道电流。为让本专利技术的上述和其它目的、特征和优点能更明显易懂，以下配合附图以及优选实施例，以更详细地说明本专利技术。附图说明图1A是绘示本专利技术的实施例的一种单次可编程存储器的电路简图。图1B是绘示本专利技术的实施例的一种单次可编程存储器的俯视图。图1C是沿着图1B的I-I’线的剖面示意图。图1D是沿着图1B的II-II’线的剖面示意图。图1E是沿着图1B的III-III’线的剖面示意图。图2A至图2C为图1B中，沿着I-I’剖面所得的Y方向的制作流程剖面图。图3A至图3B为图1B中，沿着II-II’剖面所得的X方向的制作流程剖面图。简单符号说明100、200基底105、205N阱110、210隔离结构113有源区115、215凹陷116选择栅极介电层118、218栅介电层120、240选择栅极130、230浮置栅极140a、140b、140c、250a、250b、250c掺杂区150、248掩模层225图案化光致抗蚀剂层242浅掺杂区BL1、BL2、BL3位线M1、M2晶体管MC存储单元SG1、SG2选择栅极线SL1、SL2源极线具体实施方式图1A是绘示本专利技术的实施例的一种单次可编程存储器的电路简图。图1B是绘示本专利技术的实施例的一种单次可编程存储器的俯视图。图1C是沿着图1B的I-I’线的剖面示意图。图1D是沿着图1B的II-II’线的剖面示意图。图1E是沿着图B的III-III’线的剖面示意图。请参照图1A、图1B、图1C、图1D与图1E。本专利技术提出的单次可编程存储器例如是由基底100、多个隔离结构110、多个存储单元M本文档来自技高网...

【技术保护点】
一种单次可编程存储器，包括：基底；多个隔离结构，设置于所述基底中，定义出有源区，各所述隔离结构上具有凹陷，使所述些隔离结构顶面低于所述基底顶面；第一晶体管，设置于所述有源区上，且延伸至所述凹陷侧壁，所述第一晶体管的栅 极为选择栅极；以及第二晶体管，设置于所述有源区上，与所述第一晶体管串接，所述第二晶体管的栅极为浮置栅极，所述浮置栅极呈区块状横跨于所述有源区的基底上，且延伸至所述凹陷侧壁。

【技术特征摘要】
1.一种单次可编程存储器，包括基底；多个隔离结构，设置于所述基底中，定义出有源区，各所述隔离结构上具有凹陷，使所述些隔离结构顶面低于所述基底顶面；第一晶体管，设置于所述有源区上，且延伸至所述凹陷侧壁，所述第一晶体管的栅极为选择栅极；以及第二晶体管，设置于所述有源区上，与所述第一晶体管串接，所述第二晶体管的栅极为浮置栅极，所述浮置栅极呈区块状横跨于所述有源区的基底上，且延伸至所述凹陷侧壁。2.如权利要求1所述的单次可编程存储器，还包括栅介电层，设置于所述浮置栅极与所述基底之间。3.如权利要求1所述的单次可编程存储器，还包括选择栅极介电层，设置于所述选择栅极与所述基底之间。4.如权利要求1所述的单次可编程存储器，其中所述第一晶体管与所述第二晶体管为P型晶体管。5.如权利要求1所述的单次可编程存储器，还包括掩模层，设置于所述隔离结构与所述浮置栅极之间。6.如权利要求5所述的单次可编程存储器，其中所述掩模层的材料包括氮化硅。7.如权利要求1所述的单次可编程存储器，其中所述浮置栅极的材料包括掺杂多晶硅。8.一种单次可编程存储器，包括基底；多个隔离结构，设置于所述基底中，各所述些隔离结构上具有凹陷，使所述些隔离结构顶面低于所述基底顶面；多个存储单元，呈行列排列，设置于所述基底上，各所述些存储单元包括第一晶体管，所述第一晶体管的栅极为选择栅极，且所述选择栅极延伸至所述凹陷侧壁；以及第二晶体管，所述第二晶体管的栅极为浮置栅极，所述浮置栅极呈区块状横跨于所述些隔离结构之间的所述基底上，且延伸至所述凹陷侧壁，其中，所述第一晶体管的第二端点(漏极)串接至所述第二晶体管的第一端点(源极)；多个选择栅极线，横跨所述些隔离结构与所述基底而设置，各所述选择栅极线连接同一行的所述些第一晶体管的栅极；多个源极线，分别耦接同一行的所述些第一晶体管的第一端点(源极)；以及多个位线，分别耦接同一列的所述些第二晶体管的第二端点(漏极)。9.如权利要求...

【专利技术属性】
技术研发人员：张格荥，黄宗正，黄彦宏，
申请(专利权)人：力晶半导体股份有限公司，
类型：发明
国别省市：71[中国|台湾]