非易失性存储器的制造方法技术

一种非易失性存储器的制造方法。首先提供已形成有多个隔离结构的基底，这些隔离结构突出于基底表面，且隔离结构之间的基底上已形成有第一掩模层。接着在基底上形成第二掩模层。之后，图案化第二掩模层与第一掩模层，形成多个开口，开口暴露出部分基底表面与隔离结构表面。继而在基底上形成隧穿介电层与具有凹陷部的筒状浮置栅极，所述筒状浮置栅极分别位于相邻的两隔离结构与第一掩模层所包围的位置上。然后在基底上形成栅间介电层。再在基底上形成控制栅极，填满开口。

【技术实现步骤摘要】

本专利技术涉及一种半导体元件，且特别是涉及一种。
技术介绍
非易失性存储器元件由于具有可多次数据的存入、读取、抹除等操作，且存入的数据在断电后也不会消失的优点，因此已成为个人计算机和电子设备所广泛采用的一种存储器元件。典型的非易失性存储器元件，一般是被设计成具有堆叠栅极(Stacked-Gate)结构，其中包括以掺杂多晶硅制作的浮置栅极(Floating Gate)与控制栅极(Control Gate)。浮置栅极位于控制栅极和基底之间，且处于浮置状态，没有和任何电路相连接，而控制栅极则与字线(Word Line)相接，此外还包括隧穿氧化层(Tunneling Oxide)和栅间介电层(Inter-Gate Dielectric Layer)分别位于基底和浮置栅极之间以及浮置栅极和控制栅极之间。在目前提高元件集成度的趋势下，会依据设计规则缩小元件的尺寸，通常浮置栅极与控制栅极之间的栅极耦合率(Gate Coupling Ratio)越大，其操作所需的工作电压将越低。而提高栅极耦合率的方法包括增加栅间介电层的电容或减少隧穿氧化层的电容。其中，增加栅间介电层电容的方法为增加控制栅极层与浮置栅极之间所夹的面积。然而，随着半导体元件集成度增加，现有的堆叠栅极结构，并无法增加控制栅极层与浮置栅极之间所夹的面积，而产生无法达到增加栅极耦合率以及增加元件集成度的问题。另一方面，与非门(NAND)型阵列的闪存结构是使各存储单元串接在一起，其集成度与面积利用率比或非门(NOR)型阵列的闪存好，已经广泛地应用在多种电子产品中。但是，在制作与非门型阵列闪存时，往往需要两道以上的光掩模才能将浮置栅极与控制栅极定义出来。也就是说，需进行两次以上的光刻、蚀刻工艺才能完成。
技术实现思路
有鉴于此，本专利技术的目的就是在提供一种，可以减少所使用的光掩模数，并且提高元件的集成度。本专利技术的另一目的是提供一种，可以增加浮置栅极与控制栅极之间所夹的面积，而提高栅极耦合率，并提升元件效能。本专利技术提出一种，包括下列步骤。首先，提供基底，此基底中已形成有往第一方向延伸的多个隔离结构。这些隔离结构突出于基底表面，且在隔离结构之间的基底上已形成有第一掩模层。在基底上形成第二掩模层，此第二掩模层覆盖住隔离结构与第一掩模层。图案化第二掩模层与第一掩模层，以形成往第二方向延伸的多个开口。这些开口暴露出部分基底表面与部分隔离结构的表面，且第一方向与第二方向交错。在基底上形成隧穿介电层后，在开口中形成分别具有凹陷部的多个筒状浮置栅极，这些筒状浮置栅极分别位于相邻的两隔离结构与第一掩模层所包围的位置上。在基底上形成栅间介电层。然后，在开口中分别形成多个控制栅极，这些控制栅极并填满筒状浮置栅极的凹陷部。依照本专利技术的优选实施例所述的，在开口中形成分别具有凹陷部的多个筒状浮置栅极的步骤如下。先在基底上形成共形的第一导体层，并移除部分第一导体层，直到暴露出第二掩模层的表面。接着，在基底上形成牺牲材料层，并移除部分牺牲材料层，直到暴露出第二掩模层的表面。之后，移除部分第一导体层，直到暴露出隔离结构的表面。然后，移除牺牲材料层。依照本专利技术的优选实施例所述的，在开口中形成分别具有凹陷部的筒状浮置栅极之后，还包括移除部分隔离结构，使隔离结构的顶部低于筒状浮置栅极的顶部。依照本专利技术的优选实施例所述的，上述的第一掩模层与基底之间还包括形成有垫层。依照本专利技术的优选实施例所述的，在图案化第二掩模层与第一掩模层的步骤之后与形成隧穿介电层的步骤之前，还包括移除部分垫层。依照本专利技术的优选实施例所述的，上述的垫层的材料与隔离结构的材料相同。依照本专利技术的优选实施例所述的，在移除垫层的同时，还包括移除部分隔离结构。依照本专利技术的优选实施例所述的，上述的栅间介电层的材料包括氧化硅/氮化硅/氧化硅。依照本专利技术的优选实施例所述的，在基底上形成控制栅极的步骤之后，还包括移除第一掩模层与第二掩模层。依照本专利技术的优选实施例所述的，在基底上形成控制栅极的步骤如下。先在基底上形成第二导体层，并以第二掩模层为终止层，移除部分第二导体层。本专利技术提出一种，包括下列步骤。首先提供基底，此基底中已形成有往第一方向延伸的多个隔离结构。这些隔离结构突出于基底表面，且隔离结构之间的基底上已形成有第一掩模层。在基底上形成第二掩模层后，图案化第二掩模层与第一掩模层，以形成往第二方向延伸的多个开口。这些开口暴露出部分基底表面与部分隔离结构的表面，且第一方向与第二方向交错。然后，依序在基底上形成隧穿介电层与共形的第一导体层。移除部分第一导体层，直到暴露出第二掩模层的表面后，在基底上形成牺牲材料层。然后，移除部分牺牲材料层，直到暴露出第一导体层的表面。之后，移除部分第一导体层，直到暴露出隔离结构的表面，以形成分别具有凹陷部的多个筒状导体块。移除牺牲材料层，并在基底上形成栅间介电层。在基底上形成第二导体层，此第二导体层填入筒状导体块的凹陷部并填满开口。之后，在第二导体层两侧的基底中形成多个掺杂区。依照本专利技术的优选实施例所述的，上述的牺牲材料层的材料包括光致抗蚀剂材料。依照本专利技术的优选实施例所述的，移除牺牲材料层之后，还包括移除部分隔离结构，使隔离结构的顶部低于筒状导体块的顶部。依照本专利技术的优选实施例所述的，在第一掩模层与基底之间还包括形成有垫层。依照本专利技术的优选实施例所述的，在图案化第二掩模层与第一掩模层的步骤之后与形成隧穿介电层的步骤之前，还包括移除部分垫层。依照本专利技术的优选实施例所述的，垫层的材料与隔离结构的材料相同。依照本专利技术的优选实施例所述的，在移除垫层的同时，还包括移除部分隔离结构。依照本专利技术的优选实施例所述的，栅间介电层的材料包括氧化硅/氮化硅/氧化硅。依照本专利技术的优选实施例所述的，在基底上形成第二导体层的步骤之后，还包括移除第一掩模层与第二掩模层。依照本专利技术的优选实施例所述的，在基底上形成第二导体层的步骤如下。先在基底上形成第二导体层。然后，以第二掩模层为终止层，移除部分第二导体层。本专利技术的，由于利用第一掩模层与第二掩模层的形成，先定义出浮置栅极与控制栅极的图案，而在后续制作浮置栅极与控制栅极时，可以利用第一掩模层与第二掩模层为自对准掩模，无须再进行光刻蚀刻等步骤，能够减少工艺的光掩模数，进而节省制造成本。而且，由于不必对于第一导体层、第二导体层直接进行光刻、蚀刻等步骤，因此，还可以避免由于线宽缩小所导致的在导体层之间形成微桥接的情形，进而预防短路现象。这也就是说，本专利技术所采用的存储器的制造方法，可以制造线宽更窄的存储器，达到提高元件集成度的功效。此外，本专利技术的，可制作出具有凹陷部的筒状浮置栅极(导体块)。而控制栅极填入筒状浮置栅极的凹陷部，因此浮置栅极与控制栅极之间的面积可以增加，进而提升存储器的栅极耦合率，降低存储器在操作时所需的电压，而提升元件的效能。为让本专利技术的上述和其它目的、特征和优点能更明显易懂，以下配合附图以及优选实施例，以更详细地说明本专利技术。附图说明图1A至图1F为绘示本专利技术的实施例的一种非易失性存储器的制造流程上视图。图2A至图2F为分别绘示图1A至图1F中沿A-A’线的剖面示意图。图3A至图3F为分别绘示图1A至图1F中沿B-B’线的剖面示意图。图4A至图4F为分别绘示图1A至图1F中沿C-C’线的剖面本文档来自技高网...

【技术保护点】
一种非易失性存储器的制造方法，包括：提供基底，所述基底中已形成有往第一方向延伸的多个隔离结构，所述隔离结构在所述基底表面突出，且所述隔离结构之间的所述基底上已形成有第一掩模层；在所述基底上形成第二掩模层，所述第二掩模层覆盖住所述隔离结构与所述第一掩模层；图案化所述第二掩模层与所述第一掩模层，形成往第二方向延伸的多个开口，所述开口暴露出部分所述基底表面与部分所述隔离结构的表面，所述第一方向与所述第二方向交错；在所述基底上形成隧穿介电层；在所述开口中形成分别具有凹陷部的多个筒状浮置栅极，所述筒状浮置栅极分别位在相邻的两所述隔离结构与所述第一掩模层所包围的位置上；在所述基底上形成栅间介电层；以及在所述开口中分别形成多个控制栅极，所述控制栅极并填满所述筒状浮置栅极的所述凹陷部。

【技术特征摘要】
1.一种非易失性存储器的制造方法，包括提供基底，所述基底中已形成有往第一方向延伸的多个隔离结构，所述隔离结构在所述基底表面突出，且所述隔离结构之间的所述基底上已形成有第一掩模层；在所述基底上形成第二掩模层，所述第二掩模层覆盖住所述隔离结构与所述第一掩模层；图案化所述第二掩模层与所述第一掩模层，形成往第二方向延伸的多个开口，所述开口暴露出部分所述基底表面与部分所述隔离结构的表面，所述第一方向与所述第二方向交错；在所述基底上形成隧穿介电层；在所述开口中形成分别具有凹陷部的多个筒状浮置栅极，所述筒状浮置栅极分别位在相邻的两所述隔离结构与所述第一掩模层所包围的位置上；在所述基底上形成栅间介电层；以及在所述开口中分别形成多个控制栅极，所述控制栅极并填满所述筒状浮置栅极的所述凹陷部。2.如权利要求1所述的非易失性存储器的制造方法，其中在所述开口中形成分别具有所述凹陷部的多个筒状浮置栅极的步骤包括在所述基底上形成共形的第一导体层；移除部分所述第一导体层，直到暴露出所述第二掩模层的表面；在所述基底上形成牺牲材料层；移除部分所述牺牲材料层，直到暴露出所述第二掩模层的表面；移除部分所述第一导体层，直到暴露出所述隔离结构的表面；以及移除所述牺牲材料层。3.如权利要求1所述的非易失性存储器的制造方法，其中在所述开口中形成分别具有所述凹陷部的所述筒状浮置栅极之后，还包括移除部分所述隔离结构，使所述隔离结构的顶部低在所述筒状浮置栅极的顶部。4.如权利要求1所述的非易失性存储器的制造方法，其中在所述第一掩模层与所述基底之间还包括形成有垫层。5.如权利要求4所述的非易失性存储器的制造方法，其中在图案化所述第二掩模层与所述第一掩模层的步骤之后与形成所述隧穿介电层的步骤之前，还包括移除部分所述垫层。6.如权利要求4所述的非易失性存储器的制造方法，其中所述垫层的材料与所述隔离结构的材料相同。7.如权利要求5所述的非易失性存储器的制造方法，其中在移除所述垫层的同时，还包括移除部分所述隔离结构。8.如权利要求1所述的非易失性存储器的制造方法，其中所述栅间介电层的材料包括氧化硅/氮化硅/氧化硅。9.如权利要求1所述的非易失性存储器的制造方法，其中在所述基底上形成所述控制栅极的步骤之后，还包括移除所述第一掩模层与所述第二掩模层。10.如权利要求1所述的非易失性存储器的制造方法，其中在所述基底上形成所述控制栅极的步骤包括在所述基底上形成第二导体层；以及...

【专利技术属性】
技术研发人员：张格荥，张骕远，
申请(专利权)人：力晶半导体股份有限公司，
类型：发明
国别省市：71[中国|台湾]