FET及其制作方法技术

一种FET，包括：多个鳍片，在衬底上沿第一方向延伸，包括高迁移率材料的沟道区以及沟道区两侧的源漏区；多个栅极堆叠，沿第二方向延伸，环绕每个沟道区；隔离层，位于衬底与沟道区之间，隔离层的宽度小于沟道区。依照本发明专利技术的高迁移率FET及其制作方法，通过对高迁移率沟道下方缓冲层的选择性刻蚀氧化形成了自对准隔离，低成本高效率地提高了器件驱动能力以及可靠性。

【技术实现步骤摘要】

本专利技术涉及一种半导体器件制造方法，特别是涉及一种后栅结构中自对准隔离的高迁移率FET及其制作方法。
技术介绍
在当前的亚20nm技术中，三维多栅器件(FinFET或Tri-gate)是主要的器件结构，这种结构增强了栅极控制能力、抑制了漏电与短沟道效应。例如，双栅SOI结构的MOSFET与传统的单栅体Si或者SOIMOSFET相比，能够抑制短沟道效应(SCE)以及漏致感应势垒降低(DIBL)效应，具有更低的结电容，能够实现沟道轻掺杂，可以通过设置金属栅极的功函数来调节阈值电压，能够得到约2倍的驱动电流，降低了对于有效栅氧厚度(EOT)的要求。而三栅器件与双栅器件相比，栅极包围了沟道区顶面以及两个侧面，栅极控制能力更强。进一步地，全环绕纳米线多栅器件更具有优势。相比单栅器件，双栅器件有优势；相比双栅，三栅器件有优势；相比三栅，全环绕纳米线多栅器件有优势；但是纳米线多栅器件的制造工艺一般比较复杂，与主流FinFETal工艺不兼容。另一方面，环栅器件虽然有更好的栅控作用，能更有效的控制短沟道效应，在亚14纳米技术的缩减过程中更具优势，但是一个关键问题是由于微小的导电沟道，在等效硅平面面本文档来自技高网...

【技术保护点】
一种FET，包括：多个鳍片，在衬底上沿第一方向延伸，包括高迁移率材料的沟道区以及沟道区两侧的源漏区；多个栅极堆叠，沿第二方向延伸，环绕每个沟道区；隔离层，位于衬底与沟道区之间，隔离层的宽度小于沟道区。

【技术特征摘要】
1.一种FET，包括：多个鳍片，在衬底上沿第一方向延伸，包括高迁移率材料的沟道区以及沟道区两侧的源漏区；多个栅极堆叠，沿第二方向延伸，环绕每个沟道区；隔离层，位于衬底与沟道区之间，隔离层的宽度小于沟道区。2.如权利要求1的FET，其中，多个鳍片之间的STI顶部低于隔离层顶部或与之齐平，并且STI顶部高于隔离层底部。3.如权利要求1的FET，其中，源漏区包括以下至少一个：源漏延伸区，源漏重掺杂区，抬升源漏区。4.如权利要求1的FET，其中，高迁移率材料选自Ge、SiGe、SiC、SiGeC、III-V族化合物半导体、II-VII族化合物半导体的任一种及其组合。5.如权利要求1的FET，其中，隔离层为氧化物和/或氮化物。6.一种FET制造方法，包括步骤：在衬底上依次外延生长缓冲层和高迁移率材料的沟道层；刻蚀沟道层和缓冲层形成沿第一方向延伸的多个鳍...

【专利技术属性】
技术研发人员：殷华湘，秦长亮，侯朝昭，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11