FET及其制作方法技术

一种FET，包括：多个鳍片，在衬底上沿第一方向延伸，包括高迁移率材料的沟道区以及沟道区两侧的源漏区；多个栅极堆叠，沿第二方向延伸，环绕每个沟道区；隔离层，位于衬底与沟道区之间，隔离层的宽度小于沟道区。依照本发明专利技术的高迁移率FET及其制作方法，通过对高迁移率沟道下方缓冲层的选择性刻蚀氧化形成了自对准隔离，低成本高效率地提高了器件驱动能力以及可靠性。

【技术实现步骤摘要】

本专利技术涉及一种半导体器件制造方法，特别是涉及一种后栅结构中自对准隔离的高迁移率FET及其制作方法。
技术介绍
在当前的亚20nm技术中，三维多栅器件(FinFET或Tri-gate)是主要的器件结构，这种结构增强了栅极控制能力、抑制了漏电与短沟道效应。例如，双栅SOI结构的MOSFET与传统的单栅体Si或者SOIMOSFET相比，能够抑制短沟道效应(SCE)以及漏致感应势垒降低(DIBL)效应，具有更低的结电容，能够实现沟道轻掺杂，可以通过设置金属栅极的功函数来调节阈值电压，能够得到约2倍的驱动电流，降低了对于有效栅氧厚度(EOT)的要求。而三栅器件与双栅器件相比，栅极包围了沟道区顶面以及两个侧面，栅极控制能力更强。进一步地，全环绕纳米线多栅器件更具有优势。相比单栅器件，双栅器件有优势；相比双栅，三栅器件有优势；相比三栅，全环绕纳米线多栅器件有优势；但是纳米线多栅器件的制造工艺一般比较复杂，与主流FinFETal工艺不兼容。另一方面，环栅器件虽然有更好的栅控作用，能更有效的控制短沟道效应，在亚14纳米技术的缩减过程中更具优势，但是一个关键问题是由于微小的导电沟道，在等效硅平面面积内不能提供更多的驱动电流。为此，现有技术通常在三维FinFET中集成异质高迁移率沟道以有利于更小尺寸下提高器件与电路性能。常规方法是在衬底上外延或者选择外延高迁移率材料，这不利于CMOS集成，和MG/HK后栅主流工艺兼容性差，较厚缓冲衬底缺陷多，沟道中易引入漏电。
技术实现思路
由上所述，本专利技术的目的在于克服上述技术困难，提出一种后栅结构中自对准隔离的高迁移率FET及其制作方法，从而提高器件驱动性能以及可靠性。为此，本专利技术提供了一种FET，包括：多个鳍片，在衬底上沿第一方向延伸，包括高迁移率材料的沟道区以及沟道区两侧的源漏区；多个栅极堆叠，沿第二方向延伸，环绕每个沟道区；隔离层，位于衬底与沟道区之间，隔离层的宽度小于沟道区。其中，多个鳍片之间的STI顶部低于隔离层顶部或与之齐平，并且STI顶部高于隔离层底部。其中，源漏区包括以下至少一个：源漏延伸区，源漏重掺杂区，抬升源漏区。其中，高迁移率材料选自Ge、SiGe、SiC、SiGeC、III-V族化合物半导体、II-VII族化合物半导体的任一种及其组合。其中，隔离层为氧化物和/或氮化物。本专利技术还提供了一种FET制造方法，包括步骤：在衬底上依次外延生长缓冲层和高迁移率材料的沟道层；刻蚀沟道层和缓冲层形成沿第一方向延伸的多个鳍片；执行氧化和/或氮化工艺，将缓冲层部分或完全地转变为隔离层；在多个鳍片上形成沿第二方向延伸的伪栅极堆叠；去除伪栅极堆叠，形成暴露沟道层的栅极开口；在栅极开口中形成栅极堆叠。其中，缓冲层的晶格常数介于衬底与沟道区之间。其中，去除伪栅极堆叠之前进一步包括在鳍片的沟道层中形成源漏区；任选地，源漏区包括源漏延伸区、源漏重掺杂区、抬升源漏区的至少一个。其中，执行氧化和/或氮化工艺之前进一步包括，侧向刻蚀栅极开口中沟道层下方的缓冲层，使得剩余缓冲层顶部宽度小于沟道层底部宽度。其中，执行氧化和/或氮化工艺时使得缓冲层中不同于衬底的元素向沟道层中扩散；任选地，执行氧化和/或氮化工艺之前进一步执行离子注入，在缓冲层与衬底之间界面处形成防扩散层。依照本专利技术的高迁移率FET及其制作方法，通过对高迁移率沟道下方缓冲层的选择性刻蚀氧化形成了自对准隔离，低成本高效率地提高了器件驱动能力以及可靠性。附图说明以下参照附图来详细说明本专利技术的技术方案，其中：图1(图1A以及图1B)至图7(图7A以及图7B)为依照本专利技术的堆叠纳米线MOS晶体管制造方法各步骤的剖面示意图，其中某图A是沿垂直于沟道方向的剖视图，某图B是沿平行于沟道方向的剖视图；以及图8为依照本专利技术的FinFET器件结构的立体示意图。具体实施方式以下参照附图并结合示意性的实施例来详细说明本专利技术技术方案的特征及其技术效果，公开了低成本高效率地提高了器件驱动能力以及可靠性的高迁移率FET及其制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。图8所示为依照本专利技术制造的堆叠纳米线MOS晶体管的立体示意图，其中堆叠纳米线MOS晶体管，包括衬底上沿第一方向延伸的多个纳米线堆叠，沿第二方向延伸并且跨越了每个纳米线堆叠的多个金属栅极，沿第一方向延伸的纳米线堆叠两侧的多个源漏区，位于多个源漏区之间的纳米线堆叠构成的多个沟道区，其中金属栅极环绕沟道区。以下将先参照图1至图7来描述制造方法的各个剖视图，最后将回头进一步详细描述图8的器件结构。特别地，以下某图A是沿图8中垂直于沟道方向(沿第二方向X-X’)的剖视图，某图B是沿图8中平行于沟道方向(沿第一方向Y-Y’)的剖视图。参照图1A以及图1B，在衬底1上形成应力弛豫缓冲层(SRB)1B和沟道层1C。提供衬底1，衬底1依照器件用途需要而合理选择，可包括单晶体硅(Si)、单晶体锗(Ge)、应变硅(StrainedSi)、锗硅(SiGe)，或是化合物半导体材料，例如氮化镓(GaN)、砷化镓(GaAs)、磷化铟(InP)、锑化铟(InSb)，以及碳基半导体例如石墨烯、SiC、碳纳管等等。出于与CMOS工艺兼容的考虑，衬底1优选地为体Si。通过PECVD、HDPCVD、UHVCVD、MOCVD、MBE、ALD等工艺，在衬底1上依次外延生长SRB层1B和沟道层1C，其中沟道层1C的载流子迁移率大于衬底1，而SRB层1B的晶格常数介于沟道层1C与衬底1之间。在本专利技术的优选实施例中，沟道层1C材料为Ge、SiGe、SiC、SiGeC、III-V族化合物半导体、II-VII族化合物半导体的任一种及其组合，例如选自Ge、SiGe、SiC、SiGeC、SiGeSn、SiGaN、SiGaP、SiGaAs、InSiN、InSiP、InSiAs、InSiSb、GaN、InSb、InP、InAs、GaAs、SiInGaAs的任一种及其组合。SRB层1B材料也可以选自上述材料范围也即为Ge、SiGe、SiC、SiGeC、III-V族化合物半导体、II-VII族化合物半导体的任一种及其组合，并且晶格常数介于沟道层1C与衬底1之间。在本专利技术一个优选实施例中，衬底1为Si，SRB层为Si1-xGex或Si1-yCy，沟道层1C为Ge、Si1-zGez、Si1-m-nGemCn，其中x、y、z、m、n均大于等于0小于等于1，m和n之和大于0小于1，z优选地大于x和/或y。由于选择了恰当的晶格常数，SRB层1B将减小高迁移率材料沟道层1C与衬底1之间的晶格失配，从而降低了错位、界面缺陷密度，提高了沟道层薄膜生长质量，有益于提高器件的可靠性。参照图2A和图2B，刻蚀沟道层1C、SRB层1B和衬底1，形成沿第一方向延伸的多个鳍片结构，其中第一方向为未来器件沟道区延伸方向。例如在叠层结构1/1B/1C上形成沿第一方向延伸的光刻胶图形(未示出)，据此为掩模叠层结构，在衬底1中形成多个沿第一方向平行分布的沟槽1G以及沟槽1G之本文档来自技高网...

【技术保护点】
一种FET，包括：多个鳍片，在衬底上沿第一方向延伸，包括高迁移率材料的沟道区以及沟道区两侧的源漏区；多个栅极堆叠，沿第二方向延伸，环绕每个沟道区；隔离层，位于衬底与沟道区之间，隔离层的宽度小于沟道区。

【技术特征摘要】
1.一种FET，包括：多个鳍片，在衬底上沿第一方向延伸，包括高迁移率材料的沟道区以及沟道区两侧的源漏区；多个栅极堆叠，沿第二方向延伸，环绕每个沟道区；隔离层，位于衬底与沟道区之间，隔离层的宽度小于沟道区。2.如权利要求1的FET，其中，多个鳍片之间的STI顶部低于隔离层顶部或与之齐平，并且STI顶部高于隔离层底部。3.如权利要求1的FET，其中，源漏区包括以下至少一个：源漏延伸区，源漏重掺杂区，抬升源漏区。4.如权利要求1的FET，其中，高迁移率材料选自Ge、SiGe、SiC、SiGeC、III-V族化合物半导体、II-VII族化合物半导体的任一种及其组合。5.如权利要求1的FET，其中，隔离层为氧化物和/或氮化物。6.一种FET制造方法，包括步骤：在衬底上依次外延生长缓冲层和高迁移率材料的沟道层；刻蚀沟道层和缓冲层形成沿第一方向延伸的多个鳍...

【专利技术属性】
技术研发人员：殷华湘，秦长亮，侯朝昭，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11