半导体器件制造方法技术

本发明专利技术提供了一种FinFET制造方法，通过形成硅/锗硅叠层并去除其中一种材料以形成纳米线，由于硅/锗硅叠层包含于鳍片之中，纳米线并不需要采用额外的pad进行支撑，降低了工艺的难度，并且，由于硅和锗硅的材料性质差异，可以采用高选择比的湿法刻蚀工艺去除其中一种材料，而无需采用干法刻蚀工艺，进一步简化了工艺；而且并发明专利技术的方法与常规FinFET工艺兼容，可以简便有效地获得FinFET纳米线器件。

【技术实现步骤摘要】

本专利技术涉及半导体器件制造方法领域，具体而言，涉及一种FinFET半导体器件的制造方法。
技术介绍
近30年来，半导体器件一直按照摩尔定律等比例缩小，半导体集成电路的特征尺寸不断缩小，集成度不断提高。随着技术节点进入深亚微米领域，例如100nm以内，甚至45nm以内，传统场效应晶体管(FET)，也即平面FET，开始遭遇各种基本物理定律的限制，使其等比例缩小的前景受到挑战。众多新型结构的FET被开发出来，以应对现实的需求，其中，FinFET就是一种很具等比例缩小潜力的新结构器件。FinFET，鳍状场效应晶体管，是一种多栅半导体器件。由于结构上的独有特点，FinFET成为深亚微米集成电路领域很具发展前景的器件。顾名思义，FinFET包括一个垂直于体硅的衬底的Fin，Fin被称为鳍片或鳍状半导体柱，不同的FinFET被STI结构分割开来。不同于常规的平面FET，FinFET的沟道区位于Fin之内。栅极绝缘层和栅极在侧面和顶面包围Fin，从而形成至少两面的栅极，即位于Fin的两个侧面上的栅极；同时，通过控制Fin的厚度，使得FinFET具有极佳的特性：更好的短沟道效应抑制能力，更好的亚阈值斜率，较低的关态电流，消除了浮体效应，更低的工作电压，更有利于按比例缩小。虽然FinFET具有上述种种优点，但是仍然存在电流小、栅控弱的情况。为了解决上述问题，纳米线被认为是一种比较好的解决方案。但是常规的方法形成纳米线的刻蚀方法比较复杂，与常规FinFET工艺并不很兼容；同时纳米线需要pad进行支撑。这导致工艺比较复杂，提高了制作成本因此，需要提供一种新的FinFET制造方法，以更加简便和有效的方法形成纳米线。
技术实现思路
本专利技术提出了一种FinFET制造方法，采用了硅/锗硅叠层以及高选择比刻蚀工艺，以简便有效地制造具有纳米线结构的FinFET器件。本专利技术提供了一种半导体器件制造方法，用于制造FinFET器件，包括如下步骤：用于制造FinFET器件，其特征在于包括如下步骤：提供衬底，在所述衬底的表面形成杂质层；在所述杂质层上形成硅层和锗硅层交替层叠的硅/锗硅叠层；通过图案化处理，形成鳍片；在所述鳍片两侧形成STI；形成虚设栅氧化层，虚设栅极堆栈，栅极侧墙；形成源漏延伸区以及源漏区；全面性沉积介质层，覆盖所述虚设栅极堆栈；平坦化处理暴露出所述虚设栅极堆栈上表面，并去除所述虚设栅极堆栈和所述虚设栅氧化层；去除所述硅/锗硅叠层中的硅或者锗硅材料；形成栅极绝缘层和栅极。根据本专利技术的一个方面，所述杂质层为在所述衬底上注入或者外延原位掺杂形成的层，其具有与所要制作的半导体器件源漏区掺杂类型相反的杂质；在所述杂质层和所述衬底之间，形成防止杂质扩散的阻挡层；所述阻挡层为原子序数小于硅的元素，优选为碳元素。根据本专利技术的一个方面，所述STI的顶部高于所述硅/锗硅叠层的底部。根据本专利技术的一个方面，在去除所述硅/锗硅叠层中的硅或者锗硅材料时，采用高刻蚀选择比的工艺去除硅或者锗硅材料；去除所述硅/锗硅叠层中的硅时，采用干法刻蚀或者湿法刻蚀；采用湿法刻蚀时，选择具有羟基的有机溶剂，优选为TMAH。本专利技术的优点在于：通过形成硅/锗硅叠层并去除其中一种材料以形成纳米线，由于硅/锗硅叠层包含于鳍片之中，纳米线并不需要采用额外的pad进行支撑，降低了工艺的难度，并且，由于硅和锗硅的材料性质差异，可以采用高选择比的湿法刻蚀工艺去除其中一种材料，而无需采用干法刻蚀工艺，进一步简化了工艺；而且并专利技术的方法与常规FinFET工艺兼容，可以简便有效地获得FinFET纳米线器件。附图说明图1-10本专利技术提供的半导体制造方法的流程示意图。具体实施方式以下，通过附图中示出的具体实施例来描述本专利技术。但是应该理解，这些描述只是示例性的，而并非要限制本专利技术的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本专利技术的概念。本专利技术提供一种半导体器件制造方法，具体而言，涉及一种FinFET器件制造方法。下面，参见说明书附图，将详细描述本专利技术提供的半导体器件制造方法。首先，参见附图1，提供衬底1，在衬底1的表面形成杂质层2。衬底1可以依器件用途需要而合理选择，包括但不限于体硅衬底，SOI衬底，锗衬底，锗硅(SiGe)衬底，化合物半导体材料，例如氮化镓(GaN)、砷化镓(GaAs)、磷化铟(InP)等。出于与传统半导体工艺兼容以及成本的考虑，本实施例中的衬底1优选地采用了体硅衬底。杂质层2为在衬底1上注入或者外延原位掺杂形成的层，其具有与所要制作的半导体器件源漏区掺杂类型相反的杂质。另外，可选地，在杂质层2和衬底1之间，形成防止杂质扩散的阻挡层(未图示)。阻挡层可以防止杂质层2中的杂质元素扩散以及防止衬底1内的掺杂元素扩散，可以采用在衬底1上注入或者外延形成。阻挡层包括原子序数小于硅的元素，优选采用碳元素产生阻挡作用。接着，参见图2，在杂质层2上，形成硅层和锗硅层交替层叠的硅/锗硅叠层3。硅/锗硅叠层3优选采用外延工艺形成，其最底层为硅或者锗，在本专利技术图示的实施例中，采用了锗硅层为最底层；可选的实施例中，可以采用硅层为最底层。硅/锗硅叠层3用于在随后的工艺中形成纳米线，每层硅层和锗硅层的厚度为2-50nm，优选为5-15nm，层叠的数目通常在3层以上，优选为5层，即自下向上的锗硅/硅/锗硅/硅/锗硅。参见图3，其为侧视图，通过图案化处理，形成鳍片。优选地，鳍片包括硅/锗硅叠层3、杂质层2以及衬底1的凸出部4。接着，参见图4，其为侧视图，在鳍片两侧形成STI结构5。其中，STI结构5形成在衬底1之上，采用SiO2、SiON等材料，具体的工艺包括但是不限于PECVD、HDP-CVD、RTO(快速热氧化)等。优选地，STI结构5的顶部高于硅/锗硅叠层3的底部，以实现纳米线器件之间的隔离。在形成STI结构5之后，参见图5，形成虚设栅氧化层6，虚设栅极堆栈7，栅极侧墙8。虚设栅氧化层6、虚设栅极堆栈7、栅极侧墙8线条跨于鳍片之上，通常是与鳍片线条垂直相交。虚设栅氧化层6例如为SiO2，虚设栅极堆栈7的材料为多晶硅或者非晶硅等，在本专利技术的一个实施例中，采用了非晶硅。栅极侧墙8的具体形成方法包括：全面沉积栅极侧墙材料，并进行回刻蚀，其中，栅极侧墙材料包括但不限于Si3N4。接着，参见图6，形成源漏延伸区和源漏区9。具体工艺包括去除部分硅/锗硅叠层3材料，形成源漏极凹槽，然后进行源漏延伸区和源漏区9的填充，例如采用外延等工艺。源漏延伸区和源漏区9还可以采用硅化物，或者应力材料。参见图7，全面性沉积介质层10，覆盖虚设栅极堆栈7、栅极侧墙8等。介质层10材料为SiO2等。接着，参见图8，采用平坦化工艺处理以暴露出虚设栅极堆栈7的上表面，然后，去除虚设栅极堆栈7和虚设栅氧化层6，以形成栅极凹槽11。栅极凹槽11也暴露出包括硅/锗硅叠层3的鳍片的顶面和侧面。参见图9，经由暴露出的栅极凹槽11，去除硅/锗硅叠层3中的硅或者锗硅材料之一。优选地，采用高选择比刻蚀工艺，例如干法或者湿刻蚀，去除硅或锗硅。更有选地采用湿法刻蚀，而不采用干法刻蚀工艺，可以进一步简化工艺。本专利技术优选的实施例中去除了硅材料，在采用湿法刻本文档来自技高网...

【技术保护点】
一种半导体器件制造方法，用于制造FinFET器件，其特征在于包括如下步骤：提供衬底，在所述衬底的表面形成杂质层；在所述杂质层上形成硅层和锗硅层交替层叠的硅/锗硅叠层；通过图案化处理，形成鳍片；在所述鳍片两侧形成STI；形成虚设栅氧化层，虚设栅极堆栈，栅极侧墙；形成源漏延伸区以及源漏区；全面性沉积介质层，覆盖所述虚设栅极堆栈；平坦化处理暴露出所述虚设栅极堆栈上表面，并去除所述虚设栅极堆栈和所述虚设栅氧化层；去除所述硅/锗硅叠层中的硅或者锗硅材料；形成栅极绝缘层和栅极。

【技术特征摘要】
1.一种半导体器件制造方法，用于制造FinFET器件，其特征在于包括如下步骤：提供衬底，在所述衬底的表面形成杂质层；在所述杂质层上形成硅层和锗硅层交替层叠的硅/锗硅叠层；通过图案化处理，形成鳍片；在所述鳍片两侧形成STI；形成虚设栅氧化层，虚设栅极堆栈，栅极侧墙；形成源漏延伸区以及源漏区；全面性沉积介质层，覆盖所述虚设栅极堆栈；平坦化处理暴露出所述虚设栅极堆栈上表面，并去除所述虚设栅极堆栈和所述虚设栅氧化层；去除所述硅/锗硅叠层中的硅或者锗硅材料；形成栅极绝缘层和栅极。2.根据权利要求1所述的方法，其特征在于，所述杂质层为在所述衬底上注入或者外延原位掺杂形成的层，其具有与所要制作的...

【专利技术属性】
技术研发人员：秦长亮，殷华湘，赵超，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11