通过凹槽轮廓控制的增强的体积控制制造技术

本发明专利技术涉及一种通过在邻近沟道区的凹槽中形成介电材料来控制沟道区上的应变的半导体器件，以为了提供对形成在凹槽内的外延源极/漏极区的应变诱导材料的体积和形状的控制。在一些实施例中，半导体器件具有布置在半导体本体的位于沟道区的相对两侧上的上表面内的凹槽中的外延源极/漏极区。栅极结构布置在沟道区上方，并且介电材料横向布置在外延源极/漏极区和沟道区之间。介电材料消耗凹槽的一些体积，从而减少形成在凹槽中的外延源极/漏极区中的应变诱导材料的体积。本发明专利技术实施例涉及通过凹槽轮廓控制的增强的体积控制。

【技术实现步骤摘要】

本专利技术实施例涉及通过凹槽轮廓控制的增强的体积控制。
技术介绍
根据摩尔定律，与半导体器件尺寸的缩放相关联的成本和复杂性已经带来新的方法以改进半导体器件特征。减少器件泄漏的诸如Hi-K金属栅极的新栅极材料、与相同尺寸的平面型器件相比具有增加的有效的栅极面积的finFET器件以及用于增加的电荷载流子迁移率的应变诱导沟道是方法的几个实例以延续用于下一代微处理器设计的摩尔定律缩放。
技术实现思路
根据本专利技术的一个实施例，提供了一种半导体器件，包括：外延源极/漏极区，布置在半导体本体的位于沟道区的相对两侧上的上表面内的凹槽中；栅极结构，布置在所述半导体本体上，位于所述沟道区上方；以及介电材料，横向地布置在所述外延源极/漏极区和所述沟道区之间。根据本专利技术的另一实施例，还提供了一种FinFET器件，包括：半导体材料的三维鳍，从衬底向外延伸并且具有沟道区；浅沟槽隔离(STI)区，设置在所述半导体材料的三维鳍的相对两侧上；栅极结构，布置在所述半导体材料的三维鳍和所述STI区上方，其中，所述半导体材料的三维鳍包括在所述栅极结构的位于所述栅极结构的相对两侧上的下表面下方延伸的凹槽；以及氧化物材料，包括沿所述凹槽的第一侧壁布置的第一部分和沿所述凹槽的相对第二侧壁布置的第二部分，其中，所述第一部分与所述第二部分横向地分隔开。根据本专利技术的又另一实施例，还提供了一种形成鳍式场效应晶体管(FinFET)器件的方法，包括：形成从半导体衬底向外突出的半导体材料的鳍；形成在所述半导体材料的鳍上方延伸的栅极结构；在沿所述栅极结构的相对侧壁延伸的所述半导体材料的鳍内形成凹槽；在所述凹槽内形成介电膜；以及去除所述介电膜的部分以形成布置在所述凹槽的位于所述栅极结构下方的位置处的侧壁上的介电材料。附图说明当结合附图进行阅读时，根据下面详细的描述可以更好地理解本专利技术的实施例。应该强调的是，根据工业中的标准实践，对各种部件没有按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或缩小。图1示出了半导体器件的截面图的一些实施例，半导体器件具有位于包括外延源极/漏极区的凹槽的侧壁上的介电材料。图2A示出了根据本专利技术的一些实施例的包括finFET(鳍式场效应晶体管)器件的半导体结构的三维(3D)图。图2B和图2C示出了沿图2A的两个垂直方向截取的截面图的一些实施例。图3示出了根据本专利技术的一些实施例的用于制造finFET器件的方法的一些实施例的流程图。图4至图10B是根据本专利技术的一些实施例的制造finFET器件的不同阶段。具体实施方式以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以便于描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而在此使用的空间相对描述符可以同样地作相应的解释。为更高的器件密度、更好的器件性能和更低的成本的半导体工业的推动力已经导致最大程度使用垂直于衬底表面的空间的三维集成电路晶体管的发展。这样的晶体管是FinFET。FinFET是具有沟道区的场效应晶体管(FET)，沟道区形成在从衬底表面向外突出的半导体材料的鳍式结构中。沟道几何允许栅极围绕沟槽区的多侧。与平面型FET相比，这提高了对沟道区的控制和减少短沟道效应。鳍式结构也允许沟道区垂直地延伸，增加其横截面积以及准许较高的电流而不增加晶体管的占据的面积。准许晶体管支持较高电流而不增加其占据的面积的另一个方法是在沟道区中诱导应变。通常通过邻近沟道区形成凹槽并且在具有半导体材料的凹槽内外延生长源极和漏极区来诱导沟道应变，其中半导体材料的晶格常数与沟道区的晶格常数不同。例如，硅锗(SiGe)的晶格常数大于硅的晶格常数并且硅锗(SiGe)可以在沟槽中生长以诱导用于硅基pMOS器件的压缩性应变。SiP(富含磷的硅)或SiC(碳化硅)的晶格常数小于硅的晶格常数并且可以在沟槽中生长以诱导用于硅基nMOS器件的拉伸应变。在这样的凹槽中生长的应变诱导材料的体积和形状取决于凹槽的轮廓。传统地，通过设置在沟道区之上的栅极结构以及氮化物间隔件的临界尺寸和形状来控制形成在硅鳍中的凹槽的深度和形状。改变形成在这样的凹槽中的应变诱导材料的外延体积/形状改变通过在沟道区上的这些层诱导的应变的量。例如，随着凹槽的深度增加，应变诱导材料的外延体积增加并且沟道区上的应变增加。改变沟道区上的应变可以改变与器件相关联的电流的量(例如，饱和电流(Isat)、接通电流(Ion)、断开电流(Ioff)等)。因此，控制应变诱导材料的体积和形状对控制器件电流和总体器件性能至关重要。相应地，本专利技术涉及一种通过邻近沟道区在凹槽中形成介电材料来控制沟道区上的应变的方法，从而提供对形成在凹槽内的外延源极/漏极区的应变诱导材料的体积和形状控制。在一些实施例中，该方法在半导体衬底中的凹槽中形成介电膜。随后，实施蚀刻工艺以从凹槽的下表面去除介电膜，产生沿着凹槽的侧壁定位的介电材料。然后，通过在邻近介电材料的位置处的凹槽内沉积应变诱导材料来形成外延源极/漏极区域。应变诱导材料配置为在外延源极/漏极区之间的沟道区上诱导应变。介电材料消耗凹槽的一些体积，从而减少形成在凹槽中的外延源极/漏极区中的应变诱导材料的体积(例如，较厚和较长的介电材料将减少有应变诱导材料可以形成在其中的凹槽的体积，从而减少凹槽内的应变诱导材料的宽度和体积)。此外，通过沿着侧壁定位介电材料，应变诱导材料可以部分地与沟道区分隔开，从而进一步控制沟道区上的应变。图1示出了半导体器件100的截面图的一些实施例，半导体器件100具有位于包括外延源极/漏极区的凹槽的侧壁上的介电材料。半导体器件100包括半导体本体102。栅极结构104布置在半导体本体102之上。栅极结构104包括通过栅极电介质106与半导体本体102分隔开的栅电极108。外延源极/漏极区110布置在凹槽内，延伸至位于栅极结构104的相对两侧上的半导体本体102内。沟道区112布置在半导体本体102内的横向位于外延源极/漏极区110之间的位置处。外延源极/漏极区110包括配置为诱导沟道区112上的应变的应变诱导材料。例如，在一些实施例中，外延源极/漏极区110包括与半导体本体102的晶格常数不同的晶格常数。晶格常数的不同诱导沟道区112上的应变。介电材料114布置在位于半导体本体102中的凹槽内。介电材料114邻接外延源极/漏极区110的应变诱导材料。在一些实施本文档来自技高网...

【技术保护点】
一种半导体器件，包括：外延源极/漏极区，布置在半导体本体的位于沟道区的相对两侧上的上表面内的凹槽中；栅极结构，布置在所述半导体本体上，位于所述沟道区上方；以及介电材料，横向地布置在所述外延源极/漏极区和所述沟道区之间。

【技术特征摘要】
2015.09.15 US 14/854,7721.一种半导体器件，包括：外延源极/漏极区，布置在半导体本体的位于沟道区的相对两侧上的上表面内的凹槽中；栅极结构，布置在所述半导体本体上，位于所述沟道区上方；以及介电材料，横向地布置在所述外延源极/漏极区和所述沟道区之间。2.根据权利要求1所述的半导体器件，其中，所述半导体本体包括从半导体衬底向外延伸的半导体材料的三维鳍，其中，所述外延源极/漏极区布置在所述半导体材料的三维鳍内；以及其中，所述栅极结构跨越所述半导体材料的三维鳍。3.根据权利要求2所述的半导体器件，其中，所述栅极结构包括：栅电极，设置在栅极介电层上方；栅极保护层，设置在所述栅电极上方；以及硬掩模，设置在所述栅极保护层上方。4.根据权利要求3所述的半导体器件，进一步包括：密封层，沿所述栅电极的侧壁、所述栅极介电层的侧壁以及所述硬掩模的侧壁设置，其中，所述介电材料邻接所述密封层。5.根据权利要求1所述的半导体器件，其中，所述介电材料包括氧化硅。6.根据权利要求1所述的半导体器件，进一步包括：其中，所述外延源极/漏极区包括配置为诱导所述沟道区上的应变的应变诱导材料。7.根据...

【专利技术属性】
技术研发人员：程潼文，张哲诚，林木沧，杨柏峰，游承谚，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71