具有外延层的半导体结构制造技术

本发明专利技术公开一种具有外延层的半导体结构，包含一基底，其上定义有一第一导电型态区域以及一第二导电型态区域，多条第一鳍状结构位于该基底上并位于该第一导电型态区域内，以及多条第二鳍状结构位于该基底上并位于该第二导电型态区域内，多个第一栅极结构位于该第一导电型态区域内，多个第二栅极结构位于该第二导电型态区域内，以及至少两第一冠状外延层，设置于该第一导电型态区域内，以及多个第二外延层，设置于该第二导电型态区域内，该第二外延层的形状与该第一冠状外延层不同。

【技术实现步骤摘要】

本专利技术涉及半导体领域，尤其是涉及一种具有多种不同外延层的半导体结构。
技术介绍
近年来，随着场效晶体管(fieldeffecttransistors,FETs)元件尺寸持续地缩小，现有平面式(planar)场效晶体管元件的发展已面临制作工艺上的极限。为了克服制作工艺限制，以非平面(non-planar)的场效晶体管元件，例如鳍状场效晶体管(finfieldeffecttransistor,FinFET)元件来取代平面晶体管元件已成为目前的主流发展趋势。由于鳍状场效晶体管元件的立体结构可增加栅极与鳍状结构的接触面积，因此，可进一步增加栅极对于载流子通道区域的控制，从而降低小尺寸元件面临的漏极引发能带降低(draininducedbarrierlowering,DIBL)效应，并可以抑制短通道效应(shortchanneleffect,SCE)。再者，由于鳍状场效晶体管元件在同样的栅极长度下会具有更宽的通道宽度，因而可获得加倍的漏极驱动电流。甚而，晶体管元件的临界电压(thresholdvoltage)也可通过调整栅极的功函数而加以调控。然而，在现行的鳍状场效晶体管元件制作工艺中，鳍状结构的设计仍存在许多瓶颈，除了影响通道区载流子的迁移率之外，又影响元件的整体电性表现。因此如何改良现有鳍状场效晶体管制作工艺即为现今一重要课题。
技术实现思路
本专利技术提供一种半导体元件，包含一基底，其上定义有一第一导电型态区域以及一第二导电型态区域，多条第一鳍状结构位于该基底上并位于该第一导电型态区域内，以及多条第二鳍状结构位于该基底上并位于该第二导电型态区域内，多个第一栅极结构位于该第一导电型态区域内，横跨该多条第一鳍状结构，以及多个第二栅极结构位于该第二导电型态区域内，横跨该多条第二鳍状结构，以及至少两第一冠状外延层，设置于该第一导电型态区域内，且位于各该第一栅极结构的两侧，以及多个第二外延层，设置于该第二导电型态区域内，位于各该第二栅极结构的两侧，其中该第一冠状外延层位于该第一栅极结构的两侧的一第一凹槽内，该第一凹槽具有一平坦底面，且同时接触该多个第一鳍状结构，另外该第二外延层的形状与该第一冠状外延层不同。本专利技术提供一种半导体元件，包含一基底，其上定义有一第一导电型态区域，该第一导电型态区域内包含有一第一区域以及一第二区域，多条第一鳍状结构位于该基底上并位于该第一区域内，以及多条第二鳍状结构位于该基底上并位于该第二区域内，多个第一栅极结构位于该第一区域内，横跨该多条第一鳍状结构，以及多个第二栅极结构位于该第二区域内，横跨该多条第二鳍状结构，以及至少两第一冠状外延层，设置于该第一区域内，且位于各该第一栅极结构的两侧，以及多个第二外延层，设置于该第二区域内，位于各该第二栅极结构的两侧，其中该第一冠状外延层位于该第一栅极结构的两侧的一第一凹槽内，该第一凹槽具有一平坦底面，且同时接触该多个第一鳍状结构,另外该第二外延层的形状与该第一冠状外延层不同。本专利技术的特征在于，在同一个半导体结构之中，不同的导电型态区域内，包含有不同形状的外延层。或者是同一个半导体结构的同一个导电型态区域内，包含有不同区域，且各区域分别包含不同形状的外延层。本专利技术将不同形状的外延层制作于同一半导体结构中，可提高半导体结构在应用上的灵活性。附图说明图1至图6为本专利技术的第一优选实施例的半导体结构的制作方法示意图，其中图4为半导体结构的立体示意图；图7为本专利技术的第二优选实施例的半导体结构剖视图；图8为本专利技术的第三优选实施例的半导体结构剖视图；图9为本专利技术的第四优选实施例的半导体结构剖视图。主要元件符号说明10基底12鳍状结构13浅沟隔离14光致抗蚀剂图案16凹槽20绝缘层30栅极结构32栅极介电层34栅极导电层36帽盖层100第一导电型态区域100A第一区域100B第二区域100C第三区域100D第四区域112鳍状结构130栅极结构139掩模层140凹槽150冠状外延层150A冠状外延层152底面154顶面200第二导电型态区域212鳍状结构212’次鳍状结构230栅极结构240次外延层240B次外延层250牙状外延层250C牙状外延层252凹槽254上表面260冠状外延层260D冠状外延层A1区域P1蚀刻步骤P2鳍状切割步骤P3选择性外延成长步骤P4选择性外延成长步骤P5选择性外延成长步骤具体实施方式为使熟悉本专利技术所属
的一般技术者能更进一步了解本专利技术，下文特列举本专利技术的优选实施例，并配合所附的附图，详细说明本专利技术的构成内容及所欲达成的功效。为了方便说明，本专利技术的各附图仅为示意以更容易了解本专利技术，其详细的比例可依照设计的需求进行调整。在文中所描述对于图形中相对元件的上下关系，在本领域的人都应能理解其是指物件的相对位置而言，因此都可以翻转而呈现相同的构件，此都应同属本说明书所揭露的范围，在此容先叙明。图1至图5绘示了本专利技术的第一优选实施例的半导体结构的制作方法示意图。请参照图1，图1绘示了半导体结构于初始阶段的剖视图。如图1所示，首先，提供一基底10，基底10上设置有多个鳍状结构12。基底10除了块硅基底之外，上述基底10也可例如是一含硅基底、一三五族半导体覆硅基底(例如GaAs-on-silicon)、一石墨烯覆硅基底(graphene-on-silicon)或硅覆绝缘(silicon-on-insulator,SOI)基底、氧化硅基底(silicondioxide)、铝化硅基底(aluminumoxide)、蓝宝石基底(sapphire)、含锗(germanium)基底或是硅锗合金基底(alloyofsiliconandgermanium)等半导体基底。详细来说，鳍状结构12的制备方法可包括下列步骤，但不以此为限。举例来说，首先提供一块状基底(未绘示)，并在其上形成硬掩模层(未绘示)，接着利用光刻以及蚀刻制作工艺，将硬掩模层图案化，以定义出后续欲对应形成的鳍状结构12的位置。接着，进行一蚀刻步骤P1，将定义于硬掩模层内的图案转移至块状基底中，而形成所需的鳍状结构12。最后选择性地去除硬掩模层，便可获得如图1所示的结构。在此情况下，鳍状结构12可视为延伸出自基底10的一表面，且彼此间具有相同的成分组成，例如单晶硅。另一方面，当基底并非选自上述块状基底，而是选自于三五族半导体覆硅基底时，则鳍状结构的主要组成会与此基底的三五族半导体组成相同。接下来，再利用一光致抗蚀剂图案14当作掩模来进行一鳍状结构切割(fin-cut)步骤。如图2所示，经过鳍状切割步骤P2之后，部分鳍状结构12与部分的基底被移除而形成凹槽16。一般来说，凹槽16所在的区域将再后续步骤会被填入绝缘层，而形成例如浅沟隔离(shallowtrenchisolation,STI)的绝缘区。而被凹槽16所包围的区域A1可定义为半导体元件的主动区，也就是后续步骤中形成的晶体管等元件的所在区域。如图3所示，移除光致抗蚀剂图案14后，全面性形成一平坦的绝缘层20于基底10上，覆盖基底10表面并且填入凹槽16中，然后进行一平坦化步骤以及一回蚀刻步骤(图未示)，以形成浅沟隔离13。绝缘层20例如为氧化硅或是氮化硅等绝缘材质。此外，在形成绝缘层20之前，可先选择性形成本文档来自技高网...

【技术保护点】
一种半导体元件，包含：基底，其上定义有一第一导电型态区域以及一第二导电型态区域；多条第一鳍状结构，位于该基底上并位于该第一导电型态区域内，以及多条第二鳍状结构，位于该基底上并位于该第二导电型态区域内；多个第一栅极结构，位于该第一导电型态区域内，横跨该多条第一鳍状结构，以及多个第二栅极结构，位于该第二导电型态区域内，横跨该多条第二鳍状结构；以及至少两第一冠状外延层，设置于该第一导电型态区域内，且位于各该第一栅极结构的两侧，以及多个第二外延层，设置于该第二导电型态区域内，位于各该第二栅极结构的两侧，其中该第一冠状外延层位于该第一栅极结构的两侧的一第一凹槽内，该第一凹槽具有一平坦底面，且同时接触该多个第一鳍状结构，另外该第二外延层的形状与该第一冠状外延层不同。

【技术特征摘要】
1.一种半导体元件，包含：基底，其上定义有一第一导电型态区域以及一第二导电型态区域；多条第一鳍状结构，位于该基底上并位于该第一导电型态区域内，以及多条第二鳍状结构，位于该基底上并位于该第二导电型态区域内；多个第一栅极结构，位于该第一导电型态区域内，横跨该多条第一鳍状结构，以及多个第二栅极结构，位于该第二导电型态区域内，横跨该多条第二鳍状结构；以及至少两第一冠状外延层，设置于该第一导电型态区域内，且位于各该第一栅极结构的两侧，以及多个第二外延层，设置于该第二导电型态区域内，位于各该第二栅极结构的两侧，其中该第一冠状外延层位于该第一栅极结构的两侧的一第一凹槽内，该第一凹槽具有一平坦底面，且同时接触该多个第一鳍状结构，另外该第二外延层的形状与该第一冠状外延层不同。2.如权利要求1所述的半导体元件，其中该第一导电型态区域为一p型晶体管区域，该第二导电型态区域为一n型晶体管区域。3.如权利要求1所述的半导体元件，其中该第一导电型态区域为一n型晶体管区域，该第二导电型态区域为一p型晶体管区域。4.如权利要求1所述的半导体元件，其中各该第一外延层具有平坦底面以及平坦顶面。5.如权利要求1所述的半导体元件，其中各该第一冠状外延层位于多个第一鳍状结构的侧面，且该第一冠状外延层不直接覆盖于各该第一鳍状结构的正上方。6.如权利要求1所述的半导体元件，其中该第二外延层包含有多个次外延结构，其中每一个次外延结构跨于各该第二鳍状结构的三个表面。7.如权利要求1所述的半导体元件，其中该第二外延层包含有至少一第二冠状外延层，位于该第二栅极结构旁的两第二凹槽内，该第二凹槽具有平坦底面，且直接接触该多个第二鳍状结构。8.如权利要求7所述的半导体元件，其中该第二冠状外延层的厚度与该第一冠状外延层的厚度不同。9.如权利要求7所述的半导体元件，其中该第二冠状外延层位于多个第
\t二鳍状结构的侧面，且该第二冠状外延层不直接覆盖于各该第二鳍状结构的正上方。10.如权利要求1所述的半导体元件，其中该第二外延层包含牙状外延层，该牙状外延层的一上表面包含一凹凸轮廓。11.如权利要求10所述的半导体元件，其中该第二区域的该第二栅极...

【专利技术属性】
技术研发人员：许智凯，洪裕祥，傅思逸，童宇诚，郑志祥，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：中国台湾;71