【技术实现步骤摘要】
本专利技术是有关于一种非易失性存储器,且特别是有关于一种应用于非易失性存储器中的一位存储单元(one-bit memory cell)及其相关控制方法。
技术介绍
众所周知,非易失性存储器(nonvolatile memory)在停止供电之后仍持续的记录数据,因此广泛的运用在各种电子产品上。—般来说,非易失性存储器可利用浮动栅晶体管(floating gate transistor)或者反熔丝晶体管(ant1-fuse transistor)来实现。经由适当地控制,热载子(hot carrier)可注入(inject)或者逐出(eject)浮动栅晶体管中的浮动栅极(floating gate),因此由浮动栅晶体管所组成的非易失性存储器通常可作为多次编程的存储器(mult1-timeprogramming memory,简称 MTP 存储器)。反熔丝晶体管是根据栅极氧化层(gate oxide layer)的破坏与否来决定其储存状态。由于栅极层被破坏之后无法回复,因此由反熔丝晶体管所组成的非易失性存储器是作为一次编程的存储器(one time programming memory,简称0ΤΡ存储器)。如美国专利US7402855以及US6791891皆是介绍由反熔丝晶体管所组成的非易失性存储器,该非易失性存储器是作为0TP存储器。当然,上述揭露的非易失性存储器,无法重复被编程(program)并且不具备MTP存储器的特性。
技术实现思路
本专利技术的目的是提出一种应用于非易失性存储器中的一位存储单元及其相关控制方法。本专利技术的一位存储单元中具有多 ...
【技术保护点】
一种非易失性存储器,具有一第一一位存储单元形成于一基板上,该第一一位存储单元包括:一第一位线;以及N个储存单元,每一该储存单元包括:一第一掺杂区、一第二掺杂区以及一第三掺杂区依序形成于该基板的一表面上,该第一掺杂区与该第二掺杂区之间的一第一通道区上方具有一第一栅极结构,该第二掺杂区与该第三掺杂区之间的一第二通道区上方具有一第二栅极结构;其中,该N个储存单元中的一第一储存单元的该第一掺杂区连接至该第一位线,该第一栅极结构连接至一第一控制信号线,该第二栅极结构连接至一第一反熔丝信号线;以及,该N个储存单元中的一第m储存单元中的该第一掺杂区连接至一第(m?1)储存单元中的该第三掺杂区,该第一栅极结构连接至一第m控制信号线,该第二栅极结构连接至一第m反熔丝信号线,且m为大于等于二且小于等于N的整数。
【技术特征摘要】
2012.08.21 US 13/590,3921.一种非易失性存储器,具有一第一一位存储单元形成于一基板上,该第一一位存储单元包括:一第一位线;以及N个储存单元,每一该储存单元包括:一第一掺杂区、一第二掺杂区以及一第三掺杂区依序形成于该基板的一表面上,该第一掺杂区与该第二掺杂区之间的一第一通道区上方具有一第一栅极结构,该第二掺杂区与该第三掺杂区之间的一第二通道区上方具有一第二栅极结构;其中,该N个储存单元中的一第一储存单元的该第一掺杂区连接至该第一位线,该第一栅极结构连接至一第一控制信号线,该第二栅极结构连接至一第一反熔丝信号线;以及,该N个储存单元中的一第m储存单元中的该第一掺杂区连接至一第(m-Ι)储存单元中的该第三掺杂区,该第一栅极结构连接至一第m控制信号线,该第二栅极结构连接至一第m反熔丝信号线,且m为大于等于二且小于等于N的整数。2.根据权利要求1所述的非易失性存储器,其中该非易失性存储器具有一第二一位存储单元,该第二一位存储单元包括:一第二位线;以及,N个储存单元,每一该储存单元包括:该第一掺杂区、该第二掺杂区以及该第三掺杂区依序形成于该基板的该表面上,该第一掺杂区与该第二掺杂区之间的该第一通道区上方具有该第一栅极结构,该第二掺杂区与该第三掺杂区之间的该第二通道区上方具有该第二栅极结构;其中,该N个储存单元中的该第一储存单元的该第一掺杂区连接至该第二位线,该第一栅极结构连接至该第一控制信号线,该第二栅极结构连接至该第一反熔丝信号线;以及,该N个储存单元中的该第m储存单元中的该第一掺杂区连 接至该第(m-Ι)储存单元中的该第三掺杂区,该第一栅极结构连接至该第m控制信号线,该第二栅极结构连接至该第m反熔丝信号线。3.根据权利要求1所述的非易失性存储器,其中该第一一位存储单元包括一第(N+1)储存单元,该第(N+1)储存单元包括:该第一掺杂区、该第二掺杂区以及一隔离结构依序形成于该基板的该表面上,该第一掺杂区与该第二掺杂区之间的该第一通道区上方具有该第一栅极结构,该第二掺杂区与隔离结构之间的一第三通道区域上方具有该第二栅极结构;其中,该第一栅极结构连接至一第(N+1)控制信号线,该第二栅极结构连接至一第(N+1)反熔丝信号线;其中,该第一掺杂区连接至该第N储存单元中的该第三掺杂区。4.根据权利要求1所述的非易失性存储器,其中每一该储存单元中的该第一栅极结构包括一第一栅极氧化层以及一第一栅极层:该第二栅极结构包括一第二栅极氧化层以及一第二栅极层;其中,该第一栅极氧化层的厚度大于该第二栅极氧化层的厚度。5.根据权利要求1所述的非易失性存储器,其中该基板为一P型基板,该第一掺杂区、该第二掺杂区与该第三掺杂区皆为η型掺杂区。6.根据权利要求1所述的非易失性存储器,其中将一闭路状态记录于一第1存储单元时,将一编程电压提供至该第一位线,将一破坏电压提供至一第y反熔丝信号线,将一开启电压提供至该第一控制信号线至一第1控制信号线以及该第一反熔丝信号线至一第(y_l)反熔丝信号线,将一关闭电压提供至一第(y+Ι)控制信号线至一第N控制信号线以及一第(y+1)反熔丝信号线至一第N反熔丝信号线,其中,y为大于一且小于N的整数。7.根据权利要求1所述的非易失性存储器,其中将一开路状态记录于一第1存储单元时,将一未编程电压提供至该第一位线,将一破坏电压提供至一第y反熔丝信号线,将一开启电压提供至该第一控制信号线至一第y控制信号线以及该第一反熔丝信号线至一第(y-Ι)反熔丝信号线,将一关闭电压提供至一第(y+Ι)控制信号线至一第N控制信号线以及一第(y+Ι)反熔丝信号线至一第N反熔丝信号线,其中,y为大于1且小于N的整数。8.根据权利要求1所述的非易失性存储器,其中于读取该第位存储单兀时,将一位线读取电压提供至该第一位线,将一第一读取控制电压提供至该第一控制信号线至一第y控制信号线以及将一第二读取控制电压提供至该第一反熔丝信号线至一第y反熔丝信号线,将一关闭电压提供至一第(y+Ι)控制信号线至一第N控制信号线以及一第(y+Ι)反熔丝信号线至一第N反熔丝信号线,使得该第一位线产生一读取电流以读取一第y存储单元的一储存状态,其中,y为大于1且小于N的整数。9.根据权利要求1所述的非易失性存储器,其中于读取该第位存储单兀时,将一位线读取电压提供至该第一位线,将一第一读取控制电压提供至所有N个控制信号线以及将一第二读取控制电压提供至所有N个反熔丝信号线,使得该第一位线产生一读取电流。10.一种非易失性存储器,具有一第一一位存储单元,该第一一位存储单元包括:一第一位线;以及串接的N个储存单元,每一该储存单元包括:一控制晶体管与一反熔丝晶体管;其中,该N个储存单元中一第一储存单元的该控制晶体管的第一端连接至该第一位线,该控制晶体管的栅极连接至一第一控制信号线,该控制晶体管的第二端连接至该反熔丝晶体管的第一端,该反熔丝晶体管的栅极连接至一第一反熔丝信号线;以及,该N个储存单元中的一第m储存单元中的该控制晶体管的第一端连接至一第(m-Ι)储存单元中的该反熔丝晶体管的第二端,该控制晶体管的栅极连接至一第m控制信号线,该控制晶体管的第二端连接至该反熔丝晶体管的第一端,该反熔丝晶体管的栅极连接至一第m反熔丝信号线,且m为大于等于二且小于等于N的整数。11.根据权利要求10所述的非易失性存储器,其中该非易失性存储器具有一第二一位存储单元,该第二一位存储单元包括:一第二位线;以及串接的N个储存单元,每一该储存单元包括:该控制晶体管与该反熔丝晶体管;其中,该N个储存单元中该第一储存单元的该控制晶体管的第一端连接至该第二位线,该控制晶体管的栅极连接至该第一控制信号线,该控制晶体管的第二端连接至该反熔丝晶体管的第一端,该反熔丝晶体管的栅极连接至该第一反熔丝信号线;以及,该N个储存单元中的该第m储存单元中的该控制晶体管的第一端连接至该第(m-Ι)储存单元中的该反熔丝晶体管的第二端,该控制晶体管的栅极连接至...
【专利技术属性】
技术研发人员:吴孟益,温岳嘉,陈信铭,杨青松,
申请(专利权)人:力旺电子股份有限公司,
类型:发明
国别省市:
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