半导体结构的形成方法以及VDMOS晶体管的形成方法技术

一种半导体器件的形成方法以及VDMOS晶体管的形成方法，所述半导体器件的形成方法包括提供衬底以及位于衬底上的介质层；在所述介质层表面形成光刻胶层；对所述光刻胶层进行曝光显影，同时形成沟槽图形和位于沟槽图形两侧的通孔图形；以光刻胶层为掩模，沿沟槽图形和通孔图形刻蚀介质层，至露出衬底，形成沟槽以及通孔；形成覆盖通孔开口的掩膜层；以光刻胶层和掩膜层为掩模，沿沟槽刻蚀所述衬底，使沟槽达到预定深度。本发明专利技术半导体结构的形成方法减少了掩模的使用次数，提高所形成半导体结构的成品率和器件的可靠性。

【技术实现步骤摘要】

本专利技术涉及半导体制造
，尤其涉及一种半导体结构的形成方法以及VDMOS (vertical double diffused M0SFET,垂直双扩散金属氧化物半导体)晶体管的形成方法。
技术介绍
随着半导体工艺的不断发展，集成电路已经从制造在单个芯片上的少数互连器件发展到数百万个器件，当前的集成电路所提供的性能和复杂度已远远超过了当初的想象。而且，随着芯片中集成器件数的增加，同一芯片中插塞或金属互连线也越来越密集。在形成芯片上器件、插塞或金属互连线时，通过光刻工艺在晶圆上形成的图案也越来越密集，这对半导体结构的形成工艺提出了更高的要求。现有形成半导体结构的方法包括如下步骤参考图1，提供半导体基底，所述半导体基底包括衬底和位于衬底上的介质层201 ;所述衬底包括漏极金属层(图未示)、第二扩散层101、外延层103、体区105和第一扩散层107。其中，所述第二扩散层101为重掺杂层，即为漏极区，具有第一导电类型，可通过向多晶硅层进行第一导电类型掺杂离子的离子注入形成；所述外延层103位于所述第二扩散层101上，具有第一导电类型，其掺杂离子浓度低于所述第二扩散层101，具体可通过在第二扩散层101上外延生长第一导电类型的低掺杂层形成；体区105位于所述外延层103上，具有第二导电类型，所述第二导电类型与第一导电类型相反，具体可通过物理沉积或化学气相沉积方法生长氧化层，然后向氧化层中进行第二导电类型离子的离子注入，再通过高温扩散形成第二导电类型的体区105 ;第一扩散层107位于体区105上，为具有第一导电类型的重掺杂层，即为源极区，具体可以以暴露出源极区域的掩膜层为掩模，对第一扩散层107进行第一导电类型离子的离子注入形成。参考图2，在所述介质层201上形成包含沟槽图形的第一掩膜层203，并以所述第一掩膜层203为掩模，沿沟槽图形刻蚀所述介质层201和衬底，形成穿过介质层201、第一扩散层107和体区105，并到达外延层103的沟槽205。参考图3，在图2中所述沟槽205内填充多晶硅，并去除所述第一掩膜层203以及位于第一掩膜层203内的多晶娃,形成栅极209。参考图4，在所述介质层201和栅极209上形成包含通孔图形的第二掩膜层211，所述通孔图形与第一扩散层107正对，并以第二掩膜层211为掩模，沿通孔图形刻蚀所述介质层201，形成贯穿所述介质层201的通孔213。参考图5，在所述通孔213内以及通孔213开口两侧沉积金属材料，并平坦化所述金属材料和第二掩膜层211，至暴露出介质层201，形成源极金属层215，所述源极金属层215用于第一扩散层107实现电连接。上述半导体结构的形成方法在形成栅极209和源极金属层215时，需要使用两次掩模，制作掩模的成本较高，且需要经过两次掩模对准，在两次掩模对准出现误差时，所形成源极金属层215与栅极209之间的间距变小或者发生重合，导致所形成的半导体结构易发生击穿或者失效，所形成半导体结构的成品率较低、电学性能较差。在公开号为CN102299099A的中国专利申请中还可以发现更多现有工艺形成半导体结构的方法。
技术实现思路
本专利技术解决的问题是提供一种半导体结构的形成方法以及VDMOS晶体管的形成方法，减少掩模的使用次数，避免形成于半导体结构中源极金属层或者栅极的位置发生偏移，提高所形成半导体结构的成品率和电学性能。为解决上述问题，本专利技术提供了一种半导体器件的形成方法，包括提供衬底以及位于衬底上的介质层；在所述介质层表面形成光刻胶层；对所述光刻胶层进行曝光显影，同时形成沟槽图形和位于沟槽图形两侧的通孔图形；以光刻胶层为掩模，沿沟槽图形和通 孔图形刻蚀介质层，至露出衬底，形成沟槽以及通孔；形成覆盖通孔开口的掩膜层；以光刻胶层和掩膜层为掩模，沿沟槽刻蚀所述衬底，使沟槽达到预定深度。可选的，所述掩膜层的材质为光刻胶。可选的，刻蚀所述介质层的方法为干法刻蚀。可选的，使沟槽达到预定深度之后，还包括在所述沟槽内填充满第二材料层；去除所述掩膜层；在所述通孔内填充满第一材料层。可选的，所述第二材料层为多晶硅。可选的，在所述沟槽内填充满第二材料层的方法为选择性外延生长工艺。可选的，在所述沟槽内填充满第二材料层之前，还包括形成覆盖沟槽的底部和侧壁的绝缘层。可选的，所述绝缘层的材质为氧化硅，形成所述绝缘层的方法为热氧化工艺或者化学气相沉积工艺。可选的，所述第一材料层为铜或者铝硅铜。可选的，在所述通孔内填充满第一材料层的方法为物理气相沉积工艺或者化学气相沉积工艺。相应的，本专利技术还提供了一种VDMOS晶体管的形成方法，包括提供衬底，所述衬底由下至上依次包括漏极金属层、第二扩散层、外延层、体区和第一扩散层；在所述第一扩散层上由下至上依次形成介质层和光刻胶层；对所述光刻胶层进行曝光显影，同时形成沟槽图形和位于沟槽图形两侧的通孔图形；以光刻胶层为掩模，沿沟槽图形和通孔图形刻蚀介质层，至露出衬底，形成沟槽以及通孔；形成覆盖通孔开口的掩膜层；以光刻胶层和掩膜层为掩模，沿沟槽刻蚀所述衬底，使沟槽达到预定深度；在所述沟槽和通孔内分别填充满第二材料层和第一材料层，形成栅极以及与第一扩散层连接的源极金属层。与现有技术相比，本专利技术技术方案具有以下优点通过光刻工艺，将通孔图形和沟槽图形同时形成于光刻胶层中，仅需要一次对准，减少了形成掩模的次数，精度较高，所形成半导体结构的成品率高，电学性能稳定；另外，第二掩膜层仅需要覆盖深度较小的通孔的开口，无需形成精确的掩模图形，降低了半导体结构的制造成本，简化了工艺流程。附图说明图I 5为现有技术形成半导体器件的剖面示意图；图6为本专利技术半导体结构的形成方法一个实施方式的流程示意图；图7 14为本专利技术半导体结构的形成方法一个实施例所形成半导体结构的剖面示意图。具体实施方式 正如
技术介绍
部分所述，现有工艺在形成VDMOS晶体管器件的栅极以及用于第一扩散层实现电连接的源极金属层时，需要使用两次掩模，制作掩模的成本较高，且需要经过两次掩模对准，在两次掩模对准出现误差时，所形成的源极金属层与栅极之间的间距变小或者发生重合，使得所形成的半导体结构易发生击穿或者失效，所形成半导体结构的成品率较低、电学性能较差。针对上述缺陷，本专利技术提供一种半导体结构的形成方法，在位于衬底上介质层表面形成同时包含通孔图形和沟槽图形的光刻胶层，并以光刻胶层为掩模，对介质层进行刻蚀，形成通孔和沟槽，然后形成覆盖通孔开口的掩膜层，并以光刻胶层和掩膜层为掩模，沿沟槽图形对沟槽内的衬底继续进行刻蚀，形成预定深度的沟槽。本专利技术半导体结构的形成方法由于仅需要一次对准，精度较高，所形成半导体结构的成品率高，电学性能稳定；而且，掩膜层仅需要覆盖通孔的开口，无需形成精确的掩模图形，降低了半导体结构的制造成本，简化了工艺流程。参考图6，示出了本专利技术半导体结构的形成方法一实施方式的流程示意图，包括以下步骤步骤SI，提供衬底以及位于衬底上的介质层；步骤S2，在所述介质层表面形成光刻胶层；步骤S3，对所述光刻胶层进行曝光显影，同时形成沟槽图形和位于沟槽图形两侧的通孔图形；步骤S4，以光刻胶层为掩模，沿沟槽图形和通孔图形刻蚀介质层，至露出衬底，形成沟槽以及通孔；步骤S5，形成覆盖通孔开口的掩膜层；步骤S6，以光刻胶层和掩本文档来自技高网...

【技术保护点】
一种半导体器件的形成方法，其特征在于，包括：提供衬底以及位于衬底上的介质层；在所述介质层表面形成光刻胶层；对所述光刻胶层进行曝光显影，同时形成沟槽图形和位于沟槽图形两侧的通孔图形；以光刻胶层为掩模，沿沟槽图形和通孔图形刻蚀介质层，至露出衬底，形成沟槽以及通孔；形成覆盖通孔开口的掩膜层；以光刻胶层和掩膜层为掩模，沿沟槽刻蚀所述衬底，使沟槽达到预定深度。

【技术特征摘要】

【专利技术属性】
技术研发人员：楼颖颖，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：