一种横向扩散金属氧化物半导体器件的制作方法技术

本发明专利技术公开了一种横向扩散金属氧化物半导体（LDMOS）器件的制作方法，包括：制作栅极；制作体区，其中所述体区包含体区弯度，其中制作所述体区包括：在所述半导体衬底上制作阱，其中所述阱为第一掺杂类型；制作基区，其中所述基区为所述第一掺杂类型，所述基区和所述阱部分重叠，且所述基区比所述阱深度浅；以及制作源极区和漏极接触区，其中所述源极区和所述漏极接触区为第二掺杂类型，所述源极区在所述栅极一侧和所述体区相接，所述漏极接触区位于所述栅极的另一侧；其中通过调节所述阱的布图宽度来调节所述体区弯度。

【技术实现步骤摘要】

本专利技术涉及半导体器件，具体涉及横向扩散金属氧化物半导体(LDMOS)器件。
技术介绍
LDMOS器件广泛应用于高压领域，例如用于电源、电源控制、通信、汽车电子和工业控制等领域。LDMOS器件的击穿电压是影响其性能的一个关键参数。因此，设计LDMOS器件的主要目标便是如何在保持其它性能的前提下提高击穿电压，其中影响击穿电压的因素有很多。在一些应用中，一片集成电路芯片上需要集成多个对击穿电压要求不同的LDMOS 器件。为了实现上述要求，现有的技术往往采用增加掩膜层来实现，或者采用复杂的步骤实现，这些方法很大地提高了成本。因此，有必要提出一种低成本的方法来解决上述问题，消除上述缺陷。
技术实现思路
为了解决前面描述的一个问题或者多个问题，本专利技术提出一种通过调节阱的布图宽度或布图间隔来控制横向扩散金属氧化物半导体的体区弯度和击穿电压的制作方法。根据本专利技术一实施例的一种在半导体衬底上制作横向扩散金属氧化物半导体(LDMOS)器件的方法，包括制作栅极；制作体区，其中所述体区包含体区弯度，制作所述体区包括在所述半导体衬底上制作阱，其中所述阱为第一掺杂类型，和制作基区，其中所述基区为所述第一掺杂类型，所述基区和所述阱部分重叠，且所述基区比所述阱深度浅；以及制作源极区和漏极接触区，其中所述源极区和所述漏极接触区为第二掺杂类型，所述源极区在所述栅极一侧和所述体区相接，所述漏极接触区位于所述栅极的另一侧；其中通过调节所述阱的布图宽度来控制所述体区弯度。根据本专利技术又一实施例的一种在半导体衬底上制作横向扩散金属氧化物半导体(LDMOS)器件的方法，包括制作第一阱，所述第一阱为第一掺杂类型，所述第一阱包含布图间隔；制作体区，所述体区含体区弯度，制作所述体区包括在所述布图间隔中制作第二阱，所述第二阱为第二掺杂类型，和制作基区，所述基区为所述第二掺杂类型，所述基区和所述第二阱部分重叠，且所述基区比所述第二阱深度浅；制作栅极；以及制作源极区和漏极接触区，其中所述源极区和所述漏极接触区为所述第一掺杂类型，所述源极区在所述栅极一侧和所述体区相接，所述漏极接触区位于所述栅极的另一侧；其中通过调节所述第一阱的布图间隔宽度来控制所述体区弯度。附图说明为了更好的理解本专利技术，将根据以下附图对本专利技术进行详细描述 图I示出了一个现有的LDMOS器件截面图；图2示出了半导体的阱形成过程中注入宽度影响注入深度的一种现象； 图3A-3F示出了根据本专利技术一实施例的N型LDMOS器件制造方法，其中该LDMOS的体区弯度受P阱的布图宽度调节； 图4A和图4B分别示出了根据本专利技术一实施例的一个含较小P阱宽度的LDMOS器件截面图和一个含较大P阱宽度的LDMOS器件截面 图5A示出了根据本专利技术一实施例的P阱布图宽度和体区弯度的关系图；图5B示出了根据本专利技术一实施例的P阱布图宽度和击穿电压的关系 图6A-6D示出了根据本专利技术一实施例的制造LDMOS器件的另一方法； 图7A-7G示出了根据本专利技术一实施例的制造N型LDMOS器件的第三种方法，其中LDMOS 器件的体区弯度受N阱的布图间隔宽度控制； 图8示出了根据本专利技术一实施例的包含LDMOS器件的半导体器件截面图。同样的附图标记在不同附图中表明相同或相似的内容。具体实施例方式下面参照附图充分描述本专利技术的包括LDMOS器件的半导体器件及其制作方法的各示范实施例。在一个实施例中，半导体器件包括集成于半导体衬底内的LDMOS器件。LDMOS器件包括栅极、体区、源极区和漏极接触区。其中LDMOS器件的体区弯度通过调节体区阱的布图宽度来控制。在下面对本专利技术的详细描述中，为了更好地理解本专利技术，描述了大量的细节。然而，本领域技术人员将理解，没有这些具体细节，本专利技术同样可以实施。为了清晰明了地阐述本专利技术，本文简化了一些具体结构和功能的详细描述。此外，在一些实施例中已经详细描述过的类似的结构和功能，在其它实施例中不再赘述。尽管本专利技术的各项术语是结合具体的示范实施例来一一描述的，但这些术语不应理解为局限于这里阐述的示范实施方式。在关于本专利技术的描述中，A和B “正相关”表示当B增大时A也相应增大，或者说当B降低时A也相应降低，反之亦然。A和B “负相关”表示A和B呈彼此消长的关系，即当B增大时A相应降低或当B降低时A相应增大。LDMOS器件100包含耦合到栅极11的栅极端G，耦合到体区12的体电极端B，耦合到源极区13的源极端S，以及耦合到漏极接触区14的漏极端D。在一些典型的实施例中，体电极端B和源极端S通过金属层耦接。在这里描述LDMOS器件的第一种现象，即当LDMOS器件100被偏置和导通时，由于电场的聚集效应，最高的电场出现在图I所示的体区弯曲处。体区弯度越小，击穿电压越高。图2示出了第二个现象。在半导体阱的形成工艺中，在相同的注入条件下如一定的离子注入剂量、注入能量、注入角度和热退火条件下，阱的最后深度与阱的布图宽度成正相关。也就是说，在阱的形成过程中，当掩膜孔尺寸横向增加时，注入深度也相应增加。参看图2，P阱231和P阱232采用相同的注入条件在N阱22中制造。P阱231通过孔宽为La，即布图宽度为La的掩膜制造，P阱232通过孔宽为Lb的掩膜制造，其中La比Lb小。相应地，注入深度dAKdB浅。通过这个特性，所需的体区弯度可通过调节P阱的布图宽度进行控制。 图3A-3F示出了根据本专利技术一实施例的N型LDMOS器件300 (见图3F)的制造方法流程示意图。N型LDMOS器件300的体区弯度(见图3F)受P阱321布图宽度L3 (见图3C)调节。首先，参看3A，从顶面306向半导体衬底制作N阱303。在一个实施例中，N阱303通过掩膜孔304向半导体衬底注入N型掺杂剂然后经退火工艺形成。半导体衬底包含P型衬底301、位于LDMOS区下方的N型掩埋层(NBL) 302和外延层305。半导体衬底也可包含其他材料，呈现其它的结构或集成一个或多个元件、器件或系统。NBL层302是可选层和优选层，比如用于降低寄生二极管效应。在一些实施例中，半导体衬底指包含P型衬底301、NBL层302、外延层305和N阱303。接着参看图3B，在半导体衬底上从顶面306制作栅极31。在一些实施例中，制作栅极包含采用任何现有的栅极制造方法，如制作氧化层311和制作多晶硅层312。·在图3C-3E中，通过制作P阱321和P基(Pbase) 322制作体区32。其中体区弯度受P阱321的布图宽度L3调节控制。首先，参看图3C，在N阱303中制作P阱321。通过掩膜孔3210从顶面306注入P型离子掺杂剂。在离子注入步骤后，可进一步包含一个可选的退火步骤。根据图2所示的现象，N阱303的布图宽度L3将与深度d3呈正相关。其次，参看图3D，与栅极31边缘对准从顶面306制作P基322。再次，参看3E，进行退火工艺使得P基322扩散到栅极321下形成沟道区域35。P基322与P阱321部分重合。其中P基322比P阱321宽且深度浅。在其它实施例中，还可以采用其它任何合适的方法如制作P阱后采用热扩散方法制作P基，或采用双扩散方法同时形成P基和P阱。从图4A和图4B可以看出，体区弯度由P阱321和P基322的轮廓决定。先看图4A，P阱411宽度小深本文档来自技高网...

【技术保护点】
一种在半导体衬底上制作横向扩散金属氧化物半导体（LDMOS）器件的方法，包括：制作栅极；制作体区，其中所述体区包含体区弯度，制作所述体区包括：在所述半导体衬底上制作阱，其中所述阱为第一掺杂类型；和制作基区，其中所述基区为所述第一掺杂类型，所述基区和所述阱部分重叠，且所述基区比所述阱深度浅；以及制作源极区和漏极接触区，其中所述源极区和所述漏极接触区为第二掺杂类型，所述源极区在所述栅极一侧和所述体区相接，所述漏极接触区位于所述栅极的另一侧；其中通过调节所述阱的布图宽度来控制所述体区弯度。

【技术特征摘要】
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【专利技术属性】
技术研发人员：郑志星，
申请(专利权)人：成都芯源系统有限公司，
类型：发明
国别省市：