一种半导体结构及其制造方法技术

本发明专利技术提供一种半导体结构及其制造方法，该方法包括以下步骤：提供衬底，在所述衬底上形成栅极堆叠；在所述衬底上形成源/漏区和源/漏外延区，所述源/漏外延区与源/漏区相连，且其长度大于所述源/漏区的长度，所述长度为平行于沟道长度的方向上的距离；形成覆盖所述栅极堆叠、所述源/漏区和所述源/漏外延区的层间介质层；在所述源/漏外延区上形成接触塞。相应地，本发明专利技术还提供一种半导体结构。本发明专利技术通过增加源/漏外延区，并将接触塞置于源/漏外延区之上，有效减小了源/漏区面积，进而减小了整个半导体器件的面积。

【技术实现步骤摘要】

本专利技术涉及半导体器件的制造领域，尤其涉及一种半导体器件及其制造方法。
技术介绍
随着半导体器件制造技术的发展，具有更高性能和更强功能的集成电路要求更大的元件密度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小，因此半导体器件制造过程中对工艺控制的要求较高。在传统的半导体工艺中，由于受到接触孔以及驱动电流的限制，所以半导体器件的长度和宽度有一定的限制，不适宜过多的减小。本专利技术中长度和宽度的定义为长度为平行于栅极长度也就是沟道长度的方向上的距离，宽度为平行于栅极宽度也就是沟道宽度的方向上的距离。众所周知，源/漏区的宽度与驱动电流的大小有关，宽度越大，驱动电流越大。通常，该宽度是在设计集成电路时根据需要预先设定好的，不可随意更改。另一方面，源/漏区的长度与接触塞的大小有关，其长度必须要长于接触塞的长度，以保证在源/漏区上能够形成接触塞，以便源漏电极引出。鉴于长度、宽度两方面的限制，半导体结构中源/漏区的面积很难减小。下面结合附图对传统工艺中的半导体结构进行说明。首先参考图1，图I为示意图，旨在清楚地体现MOS管的构造形貌，因此图中没有示出层间介质层，可作为本文档来自技高网...

【技术保护点】
一种半导体结构的制造方法，其特征在于，包括以下步骤：(a)提供衬底(100)，在所述衬底(100)之上形成栅极堆叠；(b)在所述衬底(100)上形成源/漏区(110)和源/漏外延区(120)，所述源/漏外延区(120)与所述源/漏区(110)相连，且其长度大于所述源/漏区(110)的长度；(c)形成覆盖所述栅极堆叠、所述源/漏区(110)和所述源/漏外延区(120)的层间介质层(300)；(d)在所述源/漏外延区(120)上形成接触塞(320)。

【技术特征摘要】

【专利技术属性】
技术研发人员：朱慧珑，尹海洲，骆志炯，
申请(专利权)人：中国科学院微电子研究所，北京北方微电子基地设备工艺研究中心有限责任公司，
类型：发明
国别省市：