一种半导体结构及其制造方法技术

本发明专利技术提供一种半导体结构及其制造方法，该方法包括以下步骤：提供衬底，在所述衬底上形成栅极堆叠；在所述衬底上形成源/漏区和源/漏外延区，所述源/漏外延区与源/漏区相连，且其长度大于所述源/漏区的长度，所述长度为平行于沟道长度的方向上的距离；形成覆盖所述栅极堆叠、所述源/漏区和所述源/漏外延区的层间介质层；在所述源/漏外延区上形成接触塞。相应地，本发明专利技术还提供一种半导体结构。本发明专利技术通过增加源/漏外延区，并将接触塞置于源/漏外延区之上，有效减小了源/漏区面积，进而减小了整个半导体器件的面积。

【技术实现步骤摘要】

本专利技术涉及半导体器件的制造领域，尤其涉及一种半导体器件及其制造方法。
技术介绍
随着半导体器件制造技术的发展，具有更高性能和更强功能的集成电路要求更大的元件密度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小，因此半导体器件制造过程中对工艺控制的要求较高。在传统的半导体工艺中，由于受到接触孔以及驱动电流的限制，所以半导体器件的长度和宽度有一定的限制，不适宜过多的减小。本专利技术中长度和宽度的定义为长度为平行于栅极长度也就是沟道长度的方向上的距离，宽度为平行于栅极宽度也就是沟道宽度的方向上的距离。众所周知，源/漏区的宽度与驱动电流的大小有关，宽度越大，驱动电流越大。通常，该宽度是在设计集成电路时根据需要预先设定好的，不可随意更改。另一方面，源/漏区的长度与接触塞的大小有关，其长度必须要长于接触塞的长度，以保证在源/漏区上能够形成接触塞，以便源漏电极引出。鉴于长度、宽度两方面的限制，半导体结构中源/漏区的面积很难减小。下面结合附图对传统工艺中的半导体结构进行说明。首先参考图1，图I为示意图，旨在清楚地体现MOS管的构造形貌，因此图中没有示出层间介质层，可作为截面图参考。图中110为源/漏区，320为接触塞，230为栅极，400为做电极引出时的金属线。W即为沟道宽度,也可称为栅极宽度；L为沟道长度,也可称为栅长。其次参考图2和图3，图2是传统半导体结构的俯视图，图3是图2示出的半导体结构沿A-A’方向的剖面结构示意图。如图2所示，230为栅极，240为侧墙，320为接触塞，300为层间介质层。虽然从俯视图中无法直接看到源/漏区的大小，但是根据传统刻蚀工艺，源/漏区的长度一定要大于与接触塞320之间接触面的长度。如图3所示，接触塞320位于栅极堆叠两侧，且贯穿层间介质层300，位于源/漏区110之上。由此可见，接触塞320的与源/漏区之间接触面的长度小于源/漏区的长度。如上所述，为了减小半导体结构的面积以增加整个器件的集成度，期望减小源/漏区的长度或者宽度。然而，减小源/漏区的宽度会直接导致半导体驱动电流减小，半导体性能下降。按照传统半导体工艺，由于需要在源/漏区上形成接触塞，因此对源/漏区长度的设计受到接触塞长度的限制。这两方面的限制造成了源/漏区的面积难以减小，相应地，半导体结构很难减小，半导体器件集成度难以提高。
技术实现思路
本专利技术的目的在于提供一种半导体器件及其制造方法，用于有效减小半导体结构的面积，增加整个半导体器件的集成度。根据本专利技术的一个方面，提供一种半导体结构的制造方法，该方法包括以下步骤(a)提供衬底，在所述衬底之上形成栅极堆叠；(b)在所述衬底上形成源/漏区和源/漏外延区，所述源/漏外延区与所述源/漏区(110)相连，且其长度大于所述源/漏区的长度；(c)形成覆盖所述栅极堆叠、所述源/漏区和所述源/漏外延区的层间介质层；(d)在所述源/漏外延区上形成接触塞。相应地，根据 本专利技术的另一个方面，提供一种半导体结构，该半导体结构包括衬底、栅极堆叠、侧墙、层间介质层、接触塞，其中源/漏区和源/漏外延区形成于所述衬底之中；所述栅极堆叠形成在所述衬底之上，所述层间介质层覆盖所述源/漏区和所述源/漏外延区，所述侧墙形成在所述栅极堆叠的侧壁处，其特征在于，所述接触塞贯穿所述层间介质层并延伸到所述源/漏外延区内部，所述源/漏外延区的长度大于所述源/漏区的长度，所述长度为平行于沟道长度方向的度量。与现有技术相比，本专利技术提供的半导体结构及其制造方法有以下优点在形成源/漏区之前，在进行曝光构图时，除了形成源/漏区，还形成一个源/漏外延区，在形成接触塞时，可以将其形成在源/漏外延区上。由于接触塞不形成于源/漏区上，那么源/漏区的面积就不会受到接触塞面积的限制，因此可以有效减小源/漏区的面积，进而减小半导体结构的面积，增加器件的集成度。附图说明通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本专利技术的其它特征、目的和优点将会变得更明显图I-图3是现有技术中半导体结构的结构示意图；图4-图9(b)是根据本专利技术的半导体结构在各个制造阶段的结构示意图；图10是根据本专利技术的半导体制造方法的一个具体实施方式的流程图。附图中相同或相似的附图标记代表相同或相似的部件。具体实施例方式为使本专利技术的目的、技术方案和优点更加清楚，下面将结合附图对本专利技术的实施例作详细描述。下面详细描述本专利技术的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本专利技术，而不能解释为对本专利技术的限制。下文的公开提供了许多不同的实施例或例子用来实现本专利技术的不同结构。为了简化本专利技术的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本专利技术。此外，本专利技术可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此夕卜，本专利技术提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。应当注意，在附图中所图示的部件不一定按比例绘制。本专利技术省略了对公知组件和处理技术及工艺的描述以避免不必要地限制本专利技术。由于本专利技术提供的半导体器件具有几种优选结构，下面分别对每一种所述优选结构进行概述。实施例一 请参考图6 (a)、图7、图8 (a)和图9 (a)。图6 (a)、图7、图8 (a)和图9 (a)是根据本专利技术的一个具体实施方式各个制造阶段的俯视结构示意图。该半导体结构包括衬底100、栅极堆叠、侧墙240、源/漏区110和源/漏外延区120。所述栅极堆叠形成在所述衬底100之上，侧墙240形成在该栅极堆叠的侧壁处。经平坦化后，层间介质层300和源/漏区110、源/漏外延区120的顶部齐平，如图7所示。在源/漏外延区120的上方形成贯穿层间介质层300的接触孔310，暴露出源/漏外延区120，如图8(a)所示。并且在接触孔310中填充接触金属，以形成接触塞320，如图9(a)所示。所述栅极堆叠包括栅极230和栅极介质层220，从图6(a)中可以看到栅极堆叠的栅极230。优选地，所述栅极堆叠的顶部和接触塞320的顶部与第一介质层300上平面齐平(本文内，术语“齐平”意指两者之间的高度差在工艺误差允许的范围内)。此外，该半导体结构还包括处于所述接触塞320和所述衬底100中暴露的源/漏外延区120之间的金属硅化物130。可选地，该半导体结构还包括形成在所述接触孔310内壁以及底部的衬层(未在图中示出)。参考图9(a)，接触塞320位于栅极堆叠两侧，在其他一些实施例中，接触塞320的形成位置还有其他的布置方式，请参考实施例二的描述。实施例二 请参考图6 (b)、图7、图8 (b)和图9 (b)。图6 (b)、图7、图8 (b)和图9 (b)是根据本专利技术的另一个具体实施方式各个制造阶段的俯视结构示意图。与实施例一本文档来自技高网...

【技术保护点】
一种半导体结构的制造方法，其特征在于，包括以下步骤：(a)提供衬底(100)，在所述衬底(100)之上形成栅极堆叠；(b)在所述衬底(100)上形成源/漏区(110)和源/漏外延区(120)，所述源/漏外延区(120)与所述源/漏区(110)相连，且其长度大于所述源/漏区(110)的长度；(c)形成覆盖所述栅极堆叠、所述源/漏区(110)和所述源/漏外延区(120)的层间介质层(300)；(d)在所述源/漏外延区(120)上形成接触塞(320)。

【技术特征摘要】

【专利技术属性】
技术研发人员：朱慧珑，尹海洲，骆志炯，
申请(专利权)人：中国科学院微电子研究所，北京北方微电子基地设备工艺研究中心有限责任公司，
类型：发明
国别省市：