形成超级结MOSFET的PN柱层的方法技术

本发明专利技术公开了一种形成超级结MOSFET的PN柱层的方法，采用湿法刻蚀和干法刻蚀结合的工艺，即在掺杂硅外延层上形成硬掩模后，用介质膜刻蚀把硬掩模窗口打开，然后用湿法刻蚀在窗口处刻蚀出第一沟槽，再用干法各向异性刻蚀方法刻蚀出第二沟槽；由于湿法刻蚀的特殊形貌——碗口状，所以最终形成的深沟槽顶部形貌为碗口状，所以在用与所述掺杂硅外延层有相反掺杂的硅外延填充由所述第一沟槽及第二沟槽共同组成的深沟槽时，不会由于沟槽顶部和沟槽底部硅外延生长速率的差异而发生过早封口的问题，避免了硅外延填充后在沟槽内部产生较大的空洞和其他外延缺陷。

【技术实现步骤摘要】

本专利技术涉及半导体制造工艺，特别涉及一种形成超级结MOSFET的PN柱层的方法。
技术介绍
超级结MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor,金氧半场效应晶体管)采用新的耐压层结构，利用一系列的交替排列的P型和N型半导体薄层结构(或称为PN柱层)充当超级结，在截止状态且较低电压下就将P型和N型区耗尽，实现 电荷相互补偿，从而使N型区在高掺杂浓度下实现高的击穿电压，同时获得低导通电阻，打破了传统功率MOSFET理论的极限，因此这种新的耐压层结构在高压器件中受到越来越多的重视。超级结MOSFET主要的难点是交替排列的P型和N型半导体薄层结构(或称为PN柱层)的形成。所述PN柱层制作方法可以分为两种一是利用多次外延成长-光刻-注入来获得交替的P型和N型掺杂区；二是首先在硅衬底上生长一层厚的掺杂硅外延层，然后在此掺杂娃外延层上形成深沟槽，再用与掺杂娃外延层有相反掺杂的娃外延填充深沟槽。第一种方法不仅工艺复杂，成本高，而且实现难度大。第二种方法中，由于沟槽为深沟槽，高宽比较大(通常大于3，例如一般600V器件中，深沟槽的高宽比约为9到16)，并且由于在沟槽内部反应物浓度的差异，沟槽顶部硅外延的生长速率总是大于沟槽底部硅外延的生长速率，所以硅外延填充后在深沟槽内部一般会有较大的空洞和其他外延缺陷存在，而较大的空洞和其它缺陷都会对器件的性能产生负面影响。
技术实现思路
本专利技术要解决的技术问题是，在形成超级结MOSFET的PN柱层时，能避免硅外延填充后在沟槽内部产生较大的空洞和其他外延缺陷。为解决上述技术问题，本专利技术提供了一种形成超级结MOSFET的PN柱层的方法，包括以下步骤—.在娃衬底上生长一层厚度大于等于10微米的掺杂娃外延层,在所述掺杂娃外延层上形成硬掩膜；二.用光刻胶作为介质膜，刻蚀出所述硬掩膜的窗口，所述窗口的宽度小于所述掺杂娃外延层的厚度的三分之一；三.用湿法刻蚀在所述窗口处的掺杂娃外延层,刻蚀出第一沟槽；所述第一沟槽的深度为所述窗口的宽度的O. 5 I倍；四.用干法各向异性刻蚀方法刻蚀所述第一沟槽下的掺杂娃外延层,刻蚀出第二沟槽，所述第二沟槽的宽度与所述窗口的宽度一致；五·去除所述硬掩膜；六.用与所述掺杂娃外延层有相反掺杂的娃外延填充由所述第一沟槽及第二沟槽共同组成的深沟槽。 所述窗口的宽度并大于等于O. 2微米。所述硬掩膜可以为氧化硅、氮化硅、氮氧化硅中的一种或多种。为解决上述技术问题，本专利技术还提供了另一种形成超级结MOSFET的PN柱层的方法，包括以下步骤—.在娃衬底上生长一层厚度大于等于10微米的掺杂娃外延层,在所述掺杂娃外延层上生长第一硬掩膜；二 .在所述第一硬掩膜之上生长和第一硬掩膜不相同第二硬掩膜；三.用光刻胶作为介质膜，刻蚀出由第一硬掩膜及第二硬掩膜共同组成的硬掩膜的窗口，所述窗口的宽度小于所述掺杂娃外延层的厚度的三分之一；四.用湿法刻蚀在所述窗口处的掺杂硅外延层，刻蚀出第一沟槽；所述第一沟槽的深度为所述窗口的宽度的O. 5 I倍；·五.用干法各向异性刻蚀方法刻蚀所述第一沟槽下的掺杂娃外延层,刻蚀出第二沟槽，所述第二沟槽的宽度与所述窗口的宽度一致；六.在第二硬掩膜保护下，用湿法刻蚀第一硬掩膜，使第一硬掩膜的开口宽度与相对应的第一沟槽的顶部宽度一致；七.去除所述第二硬掩膜；八.用与所述掺杂硅外延层有相反掺杂的硅外延填充由所述第一沟槽及第二沟槽共同组成的深沟槽。所述窗口的宽度并大于等于O. 2微米。较佳的，所述第一硬掩膜为氮化硅，所述第二硬掩膜为氧化硅。本专利技术的形成超级结MOSFET的PN柱层的方法，采用湿法刻蚀和干法刻蚀结合的工艺，即在掺杂硅外延层上形成硬掩模后，用介质膜刻蚀把硬掩模窗口打开，然后用湿法刻蚀在窗口处刻蚀出第一沟槽，再用干法各向异性刻蚀方法刻蚀出第二沟槽；由于湿法刻蚀的特殊形貌一碗口状，所以最终形成的深沟槽顶部形貌为碗口状，即可以形成顶部宽度越来越大的深沟槽，所以在用与所述掺杂硅外延层有相反掺杂的硅外延填充由所述第一沟槽及第二沟槽共同组成的深沟槽时，不会由于沟槽顶部和沟槽底部硅外延生长速率的差异而发生过早封口的问题，避免了硅外延填充后在沟槽内部产生较大的空洞和其他外延缺陷。附图说明下面结合附图和具体实施方式对本专利技术作进一步详细的说明。图I是本专利技术的形成超级结MOSFET的PN柱层的方法第一实施方式形成硬掩膜的示意图；图2是本专利技术的形成超级结MOSFET的PN柱层的方法第一实施方式硬掩膜开窗的示意图；图3是本专利技术的形成超级结MOSFET的PN柱层的方法第一实施方式刻蚀出第一沟槽的不意图；图4是本专利技术的形成超级结MOSFET的PN柱层的方法第一实施方式刻蚀出第二沟槽的不意图；图5是本专利技术的形成超级结MOSFET的PN柱层的方法第一实施方式去除硬掩膜的示意图；图6是本专利技术的形成超级结MOSFET的PN柱层的方法第二实施方式生长第一硬掩膜的示意图；图7是本专利技术的形成超级结MOSFET的PN柱层的方法第二实施方式生长第二硬掩膜的示意图；图8是本专利技术的形成超级结MOSFET的PN柱层的方法第二实施方式硬掩膜开窗的示意图；图9是本专利技术的形成超级结MOSFET的PN柱层的方法第二实施方式刻蚀出第一沟槽的不意图；图10是本专利技术的形成超级结MOSFET的PN柱层的方法第二实施方式刻蚀出第二沟槽的不意图； 图11是本专利技术的形成超级结MOSFET的PN柱层的方法第二实施方式刻蚀第一硬掩膜的示意图；图12是本专利技术的形成超级结MOSFET的PN柱层的方法第二实施方式去除第二硬掩膜的示意图。具体实施例方式本专利技术的形成超级结MOSFET的PN柱层的方法第一实施方式如图I到5所示，包括以下步骤一 .首先在娃衬底I上生长一层厚的(大于等于10微米)掺杂娃外延层2,在所述掺杂硅外延层2上形成硬掩膜5，如图I所示；所述硬掩膜5可以为氧化硅、氮化硅、氮氧化硅中的一种或多种；二.用光刻胶作为介质膜,刻蚀出所述硬掩膜5的窗口 6,如图2所不,所述窗口的宽度小于所述掺杂娃外延层2的厚度的三分之一,并大于等于O. 2微米；三.用湿法刻蚀在所述窗口 6处的掺杂娃外延层2,刻蚀出第一沟槽7 ;第一沟槽7的深度(第一沟槽7底部到所述硬掩膜5下表面的最大距离)为所述窗口 6的宽度的O.5 I倍，如图3所示；四.用干法各向异性刻蚀方法刻蚀所述第一沟槽7下的掺杂娃外延层2,刻蚀出第二沟槽8，第二沟槽8的宽度与所述窗口 6的宽度一致，如图4所示；五.去除所述硬掩膜5，如图5所示；六.用与所述掺杂娃外延层有相反掺杂的娃外延填充由所述第一沟槽7及第二沟槽8共同组成的深沟槽。本专利技术的形成超级结MOSFET的PN柱层的方法第二实施方式如图6到12所示，包括以下步骤一 .首先在娃衬底I上生长一层厚的(大于等于10微米)掺杂娃外延层2,在所述掺杂娃外延层2上生长第一硬掩膜9 (如氮化娃)，如图6所不；二.在第一硬掩膜9之上生长和第一硬掩膜9 (如氮化硅)不相同第二硬掩膜10(如氧化硅)，如图7所示；三.用光刻胶作为介质膜，刻蚀出由第一硬掩膜9及第二硬掩膜10共同组成的硬掩膜的窗口 6,如图8所不,所述窗口 6的宽度小于所述掺杂娃外延层2的厚度的三分之一，并大于等于O. 本文档来自技高网...

【技术保护点】
一种形成超级结MOSFET的PN柱层的方法，其特征在于，包括以下步骤：一.在硅衬底上生长一层厚度大于等于10微米的掺杂硅外延层，在所述掺杂硅外延层上形成硬掩膜；二.用光刻胶作为介质膜，刻蚀出所述硬掩膜的窗口，所述窗口的宽度小于所述掺杂硅外延层的厚度的三分之一；三.用湿法刻蚀在所述窗口处的掺杂硅外延层，刻蚀出第一沟槽；所述第一沟槽的深度为所述窗口的宽度的0.5～1倍；四.用干法各向异性刻蚀方法刻蚀所述第一沟槽下的掺杂硅外延层，刻蚀出第二沟槽，所述第二沟槽的宽度与所述窗口的宽度一致；五.去除所述硬掩膜；六.用与所述掺杂硅外延层有相反掺杂的硅外延填充由所述第一沟槽及第二沟槽共同组成的深沟槽。

【技术特征摘要】

【专利技术属性】
技术研发人员：刘继全，
申请(专利权)人：上海华虹NEC电子有限公司，
类型：发明
国别省市：