一种半导体结构及其制造方法技术

本发明专利技术提供了一种半导体结构的制造方法，该方法包括：提供SOI衬底，并在所述SOI衬底上形成栅极结构；刻蚀所述栅极结构两侧的所述SOI衬底的SOI层和BOX层，以形成暴露所述BOX层的沟槽，该沟槽部分进入所述BOX层；在所述沟槽的侧壁形成侧墙；在所述沟槽内形成覆盖所述侧墙的金属层，该金属层与所述栅极结构下方的所述SOI层相接触。相应地，本发明专利技术还提供一种使用上述方法形成的半导体结构。本发明专利技术提供的制造方法和半导体结构使得半导体器件在工作时金属层与SOI衬底的体硅层之间的电容减小，有利于提升半导体器件的性能。

【技术实现步骤摘要】

本专利技术涉及半导体的制造领域，尤其涉及。
技术介绍
随着半导体结构制造技术的发展，具有更高性能和更强功能的集成电路要求更大的元件密度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小(目前已经可以达到纳米级)， 随着半导体器件尺寸的缩小，各种微观效应凸显出来，为适应器件发展的需要，本领域技术人员一直在积极探索新的制造工艺。绝缘体上娃(Silicon-On-Insulator, SOI)具有较好的介质隔离特性,采用SOI制成的集成电路具有寄生电容小、集成密度高、速度快、工艺简单和短沟道效应小等优势，通常SOI衬底包括三层主要结构，分别是体硅层、体硅层之上的氧化埋层(Buried OxideLayer, BOX层)和覆盖在所述BOX层之上的SOI层，所述SOI层的材料通常是单晶硅。现有技术工艺中，使用上述SOI衬底生产半导体器件在形成与源/漏区的接触塞时，由于器件尺寸的减小，接触塞底部与源/漏区的接触面积有限，因此接触电阻较大。为了提升半导体器件的性能，希望减小上述接触电阻。如图I所示，可以先对SOI衬底进行刻蚀，例如刻蚀栅极结构16两侧的SOI层11和BOX层12，形成暴露BOX层12的沟槽，然后在该沟槽中形成金属层15，金属层15与栅极结构16下方的SOI层相接触。由于金属的电阻远远低于半导体材料，因此图I示出的半导体结构具有较低的接触电阻。但是该半导体结构仍然具有一定的缺点，由该半导体结构加工形成的半导体器件在工作时，金属层15与体硅层13之间存在较大的电容，这会降低半导体器件的性能。
技术实现思路
本专利技术的目的在于提供，以减少半导体器件在工作时金属层与SOI衬底的体娃层之间的电容。一方面，本专利技术提供了一种半导体结构的制造方法，该方法包括a)提供SOI衬底，并在所述SOI衬底上形成栅极结构；b)刻蚀所述栅极结构两侧的所述SOI衬底的SOI层和BOX层，以形成暴露所述BOX层的沟槽，该沟槽部分进入所述BOX层；c)在所述沟槽的侧壁形成侧墙；d)在所述沟槽内形成覆盖所述侧墙的金属层，该金属层与所述栅极结构下方的所述SOI层相接触。另一方面，本专利技术还提供了另一种半导体结构的制造方法，该方法包括a)提供SOI衬底，在该SOI衬底上覆盖掩膜，所述掩膜掩盖的区域为预定形成栅极线的区域；b)刻蚀所述栅极结构两侧的所述SOI衬底的SOI层和BOX层，以形成暴露所述BOX层的沟槽，该沟槽部分进入所述BOX层；c)在所述沟槽的侧壁形成侧墙；d)在所述沟槽内形成覆盖所述侧墙的金属层，该金属层与所述栅极结构下方的所述SOI层相接触。e)移除所述掩膜以暴露其掩盖的区域，在该区域上形成栅极结构。相应地，本专利技术还提供了一种半导体结构，该该半导体结构包括SOI衬底、栅极结构、侧墙和金属层，其中所述SOI衬底包括SOI层和BOX层；所述栅极结构形成在所述SOI层之上； 所述金属层形成在所述栅极结构两侧的所述SOI衬底内，该金属层与所述栅极结构下方的所述SOI层相接触，并延伸至所述BOX层内；所述金属层与所述BOX层之间存在侧墙。本专利技术提供的半导体结构及其制造方法首先在SOI衬底上形成延伸至BOX层的沟槽，然后在该沟槽的侧壁形成侧墙，最后在沟槽中形成金属层，由于所述侧墙具有一定的厚度，因此所述金属层与SOI衬底的体硅层的距离变大，并且该金属层正对体硅层的下表面的面积减小，上述距离变大和面积减小使得半导体器件在工作时金属层与SOI衬底的体硅层之间的电容减小，有利于提升半导体器件的性能。附图说明通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本专利技术的其它特征、目的和优点将会变得更明显图I是现有技术形成的半导体结构的剖视结构示意图；图2是根据本专利技术的半导体结构的制造方法的一个具体实施方式的流程图；图3至图10是根据本专利技术的一个具体实施方式按照图2(a)示出的流程制造半导体结构过程中该半导体结构各个制造阶段的剖视结构示意图；图11至图15是根据本专利技术的另一个具体实施方式按照图2(b)示出的流程制造半导体结构过程中该半导体结构各个制造阶段的剖视结构示意图。附图中相同或相似的附图标记代表相同或相似的部件。具体实施例方式为使本专利技术的目的、技术方案和优点更加清楚，下面将结合附图对本专利技术的实施例作详细描述。下面详细描述本专利技术的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本专利技术，而不能解释为对本专利技术的限制。下文的公开提供了许多不同的实施例或例子用来实现本专利技术的不同结构。为了简化本专利技术的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本专利技术。此外，本专利技术可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此夕卜，本专利技术提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。以下首先给出本专利技术提供的半导体结构的一种优选具体实施方式，请参考图8，图8是根据本专利技术的半导体结构的一个具体实施方式的剖视结构示意图，该半导体结构包括栅极结构200、侧墙160和金属层150，其中所述SOI衬底包括SOI层100和BOX层110 ; 所述栅极结构200形成在所述SOI层100之上；所述金属层150形成在所述栅极结构200两侧的所述SOI衬底内，该金属层150与所述栅极结构200下方的所述SOI层100相接触，并延伸至所述BOX层110内；所述金属层150与所述BOX层110之间存在侧墙160。此外，在栅极结构200的两侧还形成侧墙210。优选地，金属层150与所述SOI衬底的隔离区120之间也存在侧墙160。所述SOI衬底至少具有三层结构，分别是体硅层130、体硅层130之上的BOX层110，以及覆盖在BOX层110之上的SOI层100。其中，所述BOX层110的材料通常选用SiO2,BOX层的厚度通常大于IOOnm ；S0I层100的材料是单晶硅、Ge或III-V族化合物，本具体实施方式中选用的SOI衬底是具有UltrathinSOI层100的SOI衬底，因此该SOI层100的厚度通常小于lOOnm，例如50nm。通常该SOI衬底中还形成有隔离区120，用于将所述SOI层100分割为独立的区域，用于后续加工形成晶体管结构所用，隔离区120的材料是绝缘材料，例如可以选用Si02、Si3N4或其组合，隔离区120的宽度可以视半导体结构的设计需求决定。栅极结构200包括栅极介质层和栅极堆叠。侧墙210可以由氮化硅、氧化硅、氮氧化硅、碳化硅和/或其他合适的材料形成。侧墙210可以具有多层结构。侧墙210可以通过沉积-刻蚀工艺形成，其厚度范围大约是10nm-100nm。金属层150的材料可以选用W、Al、TiAl、TiN或其组合，在本实施例中进行平坦化处理使金属层150的上平面与栅极本文档来自技高网...

【技术保护点】
一种半导体结构的制造方法，其特征在于，该方法包括：a)提供SOI衬底，并在所述SOI衬底上形成栅极结构(200)；b)刻蚀所述栅极结构(200)两侧的所述SOI衬底的SOI层(100)和BOX层(110)，以形成暴露所述BOX层(110)的沟槽(140)，该沟槽(140)部分进入所述BOX层(110)；c)在所述沟槽(140)的侧壁形成侧墙(160)；d)在所述沟槽(140)内形成覆盖所述侧墙(160)的金属层(150)，该金属层(150)与所述栅极结构(200)下方的所述SOI层(100)相接触。

【技术特征摘要】

【专利技术属性】
技术研发人员：尹海洲，朱慧珑，骆志炯，
申请(专利权)人：中国科学院微电子研究所，北京北方微电子基地设备工艺研究中心有限责任公司，
类型：发明
国别省市：