一种半导体结构及其制造方法技术

本发明专利技术提供了一种半导体结构的制造方法，该方法包括：提供SOI衬底，并在所述SOI衬底上形成栅极结构；刻蚀所述栅极结构两侧的所述SOI衬底的SOI层和BOX层，以形成暴露所述BOX层的沟槽，该沟槽部分进入所述BOX层；在所述沟槽内形成半导体层。相应地，本发明专利技术还提供了使用上述方法制造的半导体结构。本发明专利技术提供的半导体结构及其制造方法在Ultrathin?SOI衬底上形成沟槽，并在该沟槽内填充半导体材料形成半导体层，以便后续在其中形成源/漏区，由于源/漏区与栅极的距离增加，则两者之间的电容大大减小，甚至可以忽略不计，因此半导体器件的工作性能得到了提升。

【技术实现步骤摘要】

本专利技术涉及半导体的制造领域，尤其涉及。
技术介绍
随着半导体结构制造技术的发展，具有更高性能和更强功能的集成电路要求更大的元件密度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小(目前已经可以达到纳米级)，随着半导体器件尺寸的缩小，各种微观效应凸显出来，为适应器件发展的需要，本领域技术人员一直在积极探索新的制造工艺。绝缘体上娃(Silicon-On-Insulator, SOI)具有较好的介质隔离特性,采用SOI制成的集成电路具有寄生电容小、集成密度高、速度快、工艺简单和短沟道效应小等优势，通常SOI衬底包括三层主要结构，分别是体硅层、体硅层之上的氧化埋层(Buried Oxide层， BOX层)和覆盖在所述BOX层之上的SOI层，所述SOI层的材料是单晶硅。当所述SOI衬底的SOI层是Ultrathin (超薄)硅体时，SOI层的厚度通常不超过50nm，在传统工艺中使用这种SOI衬底制造半导体器件通常需要使用提升源/漏区的技术，才能有效降低源/漏寄生电阻，但是随之而来带来的问题就是栅极和源/漏区提升部分之间的电容增加，这对于半导体器件的稳定工作是不利的本文档来自技高网...

【技术保护点】
一种半导体结构的制造方法，其特征在于，该方法包括：a)提供SOI衬底，并在所述SOI衬底上形成栅极结构(200)；b)刻蚀所述栅极结构(200)两侧的所述SOI衬底的SOI层(100)和BOX层(110)，以形成暴露所述BOX层(110)的沟槽(140)，该沟槽(140)部分进入所述BOX层(110)；c)在所述沟槽(140)内形成半导体层(150)。

【技术特征摘要】

【专利技术属性】
技术研发人员：朱慧珑，尹海洲，骆志炯，
申请(专利权)人：中国科学院微电子研究所，北京北方微电子基地设备工艺研究中心有限责任公司，
类型：发明
国别省市：