MOSFET及其制造方法技术

本申请提供了一种MOSFET及其制造方法，该MOSFET包括：半导体衬底；半导体衬底上的第一绝缘埋层；在第一绝缘埋层上的第一半导体层中形成的背栅；第一半导体层上的第二绝缘埋层；在第二绝缘埋层上的第二半导体层中形成的源/漏区；第二半导体层上的栅极；以及源/漏区、栅极和背栅的电连接，其中，背栅仅位于源/漏区中的一个及沟道区下方，而没有位于源/漏区中的另一个下方，所述电连接包括背栅和源/漏区中的所述一个的公共的导电通道。该MOSFET利用非对称的背栅改善了抑制短沟道效应的效果，并且利用公共的导电通道减小了芯片占用面积。

【技术实现步骤摘要】

本专利技术涉及ー种MOSFET及其制造方法，更具体地，涉及ー种具有背栅的MOSFET及其制造方法。
技术介绍
集成电路技术的ー个重要发展方向是金属氧化物半导体场效应晶体管(MOSFET)的尺寸按比例縮小，以提高集成度和降低制造成本。然而，众所周知的是随着MOSFET的尺寸减小会产生短沟道效应。随着MOSFET的尺寸按比例縮小，栅极的有效长度减小，使得实际上由栅极电压控制的耗尽层电荷的比例減少，从而阈值电压随沟道长度减小而下降。Yan 等人在"Scaling the Si MOSFET : From bulk to SOI to bulk" (IEEETrans. Elect. Dev. ,Vol. 39，p. 1704，1992 年 7 月)中提出，在 S0M0SFET 中，通过在氧化物 埋层的下方设置接地面(即接地的背柵)抑制短沟道效应。然而，上述具有背栅的SOI MOSFET在工作中必须接地或偏置于预定的电位，从而需要额外的芯片面积用于提供背栅的电接触，例如用于形成额外的通道和布线。因此，在MOSFET中，仍然期望在提供背栅的同时减小晶片占用面积(footprint)。
技术实现思路
本专利技术的目的是提供ー种利用背栅抑制短沟道效应但未显著增加芯片占用面积的 MOSFET。根据本专利技术的一方面，提供了ー种MOSFET的制造方法，包括提供SOI晶片，从下至上依次包括半导体衬底、第一绝缘埋层、第一半导体层、第二绝缘埋层和第二半导体层；在第一半导体层中形成背栅；在第二半导体层中形成源/漏区；在第二半导体层上形成栅扱；以及提供源/漏区、栅极和背栅的电连接，其中，背栅仅位于源/漏区中的一个及沟道区下方，而没有位于源/漏区中的另ー个下方，并且提供电连接包括提供背栅和源/漏区中的所述ー个的公共的导电通道。根据本专利技术的另一方面，提供ー种M0SFET，包括半导体衬底；半导体衬底上的第ー绝缘埋层；在第一绝缘埋层上的第一半导体层中形成的背栅；第一半导体层上的第二绝缘埋层；在第二绝缘埋层上的第二半导体层中形成的源/漏区；第二半导体层上的栅极；以及源/漏区、栅极和背栅的电连接，其中，背栅仅位于源/漏区中的一个及沟道区下方，而没有位于源/漏区中的另ー个下方，所述电连接包括背栅和源/漏区中的所述ー个的公共的导电通道。在本专利技术的MOSFET中，利用半导体层形成背栅，而绝缘埋层作为背栅的栅介质层。背栅位于源/漏区中的一个及沟道区下方，而没有位于源/漏区中的另ー个下方。在向背栅施加控制电压时，产生的电场穿过绝缘埋层作用在沟道上，通过电容耦合调节阈值电压。由于非对称的背栅，在整个沟道上背栅施加的电场是不均匀的，从而改善了抑制短沟道效应的效果。通过选择背栅中的掺杂剂类型，可以调节器件的阈值电压。例如，为了抑制短沟道效应，可以选择与MOSFET的导电类型相反的掺杂剂。而且，利用公共的导电通道提供背栅和源区的电连接。因而，背栅没有显著增加MOSFET的芯片占用面积。附图说明图I至11示意性地示出了根据本专利技术的制造超薄MOSFET的方法的各个阶段的截面图。图12示意性地示出了根据本专利技术的超薄MOSFET的透视图。具体实施例方式以下将參照附图更详细地描述本专利技术。在各个附图中，相同的元件采用类似的附 图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。在下文中描述了本专利技术的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技木，以便更清楚地理解本专利技术。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本专利技术。除非在下文中特别指出，半导体器件中的各个部分可以由本领域的技术人员公知的材料构成。在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括半导体衬底和在半导体衬底上已经形成的所有层或区域。根据本专利技术的优选实施例，按照图I至11的顺序依次执行制造超薄MOSFET的以下步骤。參见图1，作为初始结构的半导体衬底是常规的SOI晶片，从下至上依次包括半导体衬底11、第一绝缘埋层12、第一半导体层13、第二绝缘埋层14和第二半导体层15。第一绝缘埋层12的厚度例如约为20-100nm，第一半导体层13的厚度例如约为lO-lOOnm，第二绝缘埋层14的厚度例如约为5-30nm，第二半导体层15的厚度例如约为5_20nm。第一绝缘埋层12和第二绝缘埋层14例如为氧化物埋层。第一半导体层13和第二半导体层15可以由选自IV族半导体(如，硅或锗)或III族-V族化合物半导体(如，神化镓)的半导体材料组成，例如单晶Si或SiGe。第一绝缘埋层12和第二绝缘埋层14可以由氧化物、氮化物组成，例如Si02。在最終的MOSFET中，第一半导体层13将用于提供MOSFET的背栅，第二绝缘埋层14将作为背栅介质层，第一绝缘埋层12用于将背栅与半导体衬底电隔离。第二半导体层15将用于提供MOSFET的源/漏区的一部分以及沟道区。形成SOI晶片的エ艺是已知的。例如，可以使用SmartCut (称为“智能剥离”或“智能切割”)方法，包括将分别包含通过热氧化或沉积形成的氧化物表面层的两个晶片彼此键合，其中，两个晶片之一已经进行氢注入，从而在氧化物表面层以下的一定深度的硅本体内形成氢注入区域，然后，在压力、温度升高等情况下氢注入区域转变成微空腔层，从而导致层分离，两个晶片中的另ー个作为SOI晶片来使用。通过控制热氧化或沉积的エ艺參数，可以改变SOI晶片的氧化物埋层的厚度。通过控制氢注入的能量，可以改变SOI晶片的顶部半导体层的厚度。作为示例，通过执行两次上述的晶片键合、氢注入和层分离步骤，可以获得图I所不的SOI晶片。然后，在第二半导体层15上形成光抗蚀剂层，并对光抗蚀剂层进行曝光和显影，以形成含有图案的光抗蚀剂掩模16。光抗蚀剂掩模16包括与下面将形成的源/漏区之一的位置大致对应的ー个开ロ(图2中的右側)。利用光抗蚀剂掩模16进行第一次离子注入，使得注入的离子经由光抗蚀剂掩模16的开ロ，从上至下穿过第二半导体层15和第二掩埋层14，到达并分布第一半导体层13中，形成牺牲注入区17，如图2所示。本领域的技术人员已知通过调节离子注入的能量，可以控制注入的深度。在第一次离子注入中采用N型掺杂剂，例如神(As)、磷(P)或其组合。牺牲注入区17是N型重掺杂区，掺杂剂量例如高于1018m_3。然后，通过在溶剂中溶解或灰化去除光抗蚀剂掩模16，并且进行退火以激活掺杂齐U，如图3所示。然后，通过上述常规的沉积エ艺，在第二半导体层15上形成厚度约为5-10nm的垫氧化物层18，以及在垫氧化物层18上形成厚度约为50-120nm的氮化物层19。通过图案化在第一半导体层13、第二绝缘埋层14、第二半导体层15、垫氧化物层18、氮化物层19中形成用于限定MOSFET的有源区域的两个浅沟槽隔离(STI)开ロ 20，其中图中右侧的ー个浅沟槽隔离开ロ 20暴露牺牲注入区17的ー个侧面，如图4所示。该有源区包括第一半导体层的一部分以及牺牲注入区17。该图案化可以包括以下步骤通过包含曝光和显影的光刻エ艺，在氮化物层19上形成含有图案的光抗蚀剂掩模；通过干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，或者通过其中使用蚀刻剂溶液的湿法蚀刻本文档来自技高网...

【技术保护点】
一种MOSFET的制造方法，包括：提供SOI晶片，从下至上依次包括半导体衬底、第一绝缘埋层、第一半导体层、第二绝缘埋层和第二半导体层；在第一半导体层中形成背栅；在第二半导体层中形成源/漏区；在第二半导体层上形成栅极；以及提供源/漏区、栅极和背栅的电连接，其中，背栅仅位于源/漏区中的一个及沟道区下方，而没有位于源/漏区中的另一个下方，并且提供电连接包括提供背栅和源/漏区中的所述一个的公共的导电通道。

【技术特征摘要】

【专利技术属性】
技术研发人员：朱慧珑，梁擎擎，尹海洲，骆志炯，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：