一种耐高压的横向双扩散MOS晶体管制造技术

本发明专利技术公开了一种耐高压的横向双扩散ＭＯＳ晶体管，属于微电子半导体器件领域。该器件包括栅区、源区、漏区、体区、栅介质以及漂移区，所述漂移区位于体区和漏区之间，掺杂类型与体区相反，在所述漂移区内设有一绝缘介质区和一与漂移区掺杂类型相反的掺杂区，并且，所述掺杂区的掺杂浓度要比漂移区的掺杂浓度高，所述掺杂区靠近体区，而所述绝缘介质区靠近漏区。由于在漂移区中同时引入绝缘介质区和掺杂区，有利于降低漂移区的有效深度，使电场更均匀，并且增大了漂移区的等效长度，本发明专利技术横向双扩散ＭＯＳ晶体管器件的耐高电压特性好。

【技术实现步骤摘要】

本专利技术是关于微电子半导体器件领域中横向双扩散MOS晶体管，具体涉及一种适合 高压电路或者是射频功率放大器电路的横向双扩散MOS晶体管。
技术介绍
横向双扩散MOS晶体管(lateral double-diffused MOS transistor, LDMOS)，是一种轻 掺杂漏的MOS器件。与普通MOS器件相比，LDMOS在漏端有一个较长的轻掺杂区，称 为漂移区，通常这部分结构的掺杂浓度在1016cm—3量级。LDMOS结构正是通过漂移区来 承受较高的电压降。由于LDMOS技术具有简单、可靠、成熟的特点，以及良好的RF表 现，同时由于LDMOS晶体管的制造工艺可以与现有的标准CMOS工艺完全兼容，所以易 于实现与低压CMOS电路的大规模集成，降低制造成本。它可以应用于各种类型的功率电 路。随着射频集成电路的发展，射频器件在无线通讯如个人/家庭无线通讯设备，移动通讯 设备甚至是军用雷达等方面，受到的关注越来越多，需求也越来越大。在射频电路的收发 系统中，功率放大器是一个非常重要的部分。而功率放大器通常要求处理较大的信号，并 要求稳定性好，这就要求电路的核心元件需要有很好的耐高压能力和可靠性。通常，这部 分电路的核心器件需要采用特殊材料，工艺复杂，造价昂贵，而且不利于与其他电路的集 成。因此，迫切需要一种工艺简单，造价低廉且易于集成的射频功率器件来满足市场的需 求。横向双扩散场效应晶体管，通过在金属-氧化物-半导体场效应晶体管(M0SFET)的漏 区附近加入低掺杂的漂移区域，能够降低器件中的最大电场，提高器件的耐高压能力，从 而，在射频无线通讯系统，尤其是射频功率放大器中，LDM0S结构具有耐高压、器件性能 稳定、线性度好等优势，也备受重视和应用。因此，如何进一步优化横向双扩散MOS晶体管，提高器件耐高压性能，正是现在国 际上LDMOS领域研究的难点和热点。
技术实现思路
本专利技术针对现有技术中的问题，提供了一种耐高压的横向双扩散MOS晶体管。本专利技术的技术方案是一种耐高压的横向双扩散MOS晶体管，包括栅区、源区、漏区、体区、栅介质以及漂移区，所述漂移区位于体区和漏区之间，掺杂类型与体区相反，其特征在于，在所述漂移 区内设有一绝缘介质区和一与漂移区掺杂类型相反的掺杂区，并且，所述惨杂区的掺杂浓 度要比漂移区的掺杂浓度高，所述惨杂区靠近体区，而所述绝缘介质区靠近漏区。所述掺杂区与所述漂移区的上表面齐平，所述绝缘介质区的上表面不低于所述漂移区 的上表面，所述掺杂区和所述绝缘介质区的深度不超过所述漂移区的深度。所述漂移区的横向长度值范围为10nm至50pm，其纵向深度值范围为10nm至10pm， 其掺杂浓度取值范围在1012至1019 cm—3。所述绝缘介质区，可以采用介电常数低于硅的材料，如氧化硅，氮化硅等或者由几种 介质材料组成，其横向长度值范围为10nm至l(Vm，其纵向深度值范围为10nm至10pm。所述掺杂区，其横向长度值范围为10nm至10pm，其纵向深度值范围为10nm至10pm， 杂质浓度范围为1012至1021 cm—3。与现有技术相比，本专利技术的有益效果是在漂移区中引入不同掺杂类型的掺杂区B，其目的在于，引入纵向内部电场，使漂移 区的电流漂移区中的杂质耗尽，使漂移区的横向电场尽可能均匀，从而提高晶体管的击穿 电压，或者使能够在保证击穿电压不变的情况下，通过增大漂移区的掺杂浓度，从而降低 器件的开关电阻。在漂移区中引入绝缘介质区A的作用在于，通过引入不同的材料，使电 场在漂移区中突变，并尽可能降低在漂移区的最大电场，尤其是漂移区与体区形成的PN 结附近的电场。通过在漂移区中引入介电常数比硅材料低的绝缘介质区，能够使电场强度 在绝缘介质区更大，电力线更集中，更多的漏端电势将降落在绝缘介质区，从而能够降低 掺杂区的电场强度，也有利于提高器件的击穿电压。因此，在漂移区中同时引入绝缘介质 区A和掺杂区B，有利于降低漂移区的有效深度，使电场更均匀，并且增大了漂移区的等 效长度，这些作用都将有利于提高器件的耐电压特性。 附图说明图1是本专利技术中介绍的横向扩散场效应晶体结构的剖面示意图。图中l-栅区，2-栅侧墙，3-栅介质区，4-源区，5-漏区，6-低掺杂的漂移区，7-体区(或衬底区)，8-与6 区掺杂类型相反的掺杂区，9-绝缘介质层区，10-体引出掺杂区；图2基于本专利技术结构的n-型LDMOS剖面示意图。图中11-栅区引出，12-源区和体 区引出，13-漏区引出，14-体区，15-衬底，16-p型掺杂区，17-介质区，18-n型掺杂区；图3采用标准工艺制备LDMOS的过程示意图。图中20-衬底，21-LDM0S漂移区， 22-STI隔离区，23-体区，24-栅介质层，25-栅区，26-栅侧墙区，27-N+掺杂源区，28-N+掺杂漏区，29-P+掺杂区，30-体引出区。图4 LDMOS结构漂移区中是否引入介质和掺杂区的特性比较。显然，在漂移区中同 时引入掺杂区和介质区，其耐高压性能能够得到明显改善。具体实施方式下面结合附图和具体实施方式对本专利技术作进一步详细描述图1结构中给出了本专利技术的场效应管的核心部分。其结构大部分和常规的LDMOS结 构相同，其主要的特别之处在于，在低掺杂的漂移区6引入了掺杂类型不同的惨杂区8以 及绝缘介质区9。通常，掺杂区8中的掺杂浓度要比漂移区6中要高。绝缘介质区9优化 采用的介电常数比硅材料低的绝缘材料，比如氧化硅、氮化硅等。由于器件的电流需要在 漂移区6中流过，所以掺杂区8和绝缘介质区9的深度都不要超过漂移区6。掺杂区8与 漂移区6的上表面齐平，绝缘介质区9的上表面不低于所述漂移区的上表面，另外，漂移 区6优化采用较低掺杂，以提高器件的耐高压能力。漂移区6既可以是均匀掺杂，也可以 优化采用掺杂浓度从漏区5向体区7逐步下降的缓变掺杂。另外，体引出惨杂区10优化 采用较高的浓度，以降低体电阻以及稳定器件工作时的体区电势。基于本专利技术的结构，可以实现n-型LDMOS和p-型LDMOS器件。图2中示出基于本 专利技术的n-型LDMOS器件。其中在体区14、体引出区12以及掺杂区16中均采用p-型导电 类型杂质掺杂，而源区、漏区和体区均采用n-型导电类型的杂质掺杂。相应的，对于p器 件，各个区的杂质类型与n-型LDMOS相反。该n-型LDMOS器件可利用标准CMOS工艺来实现，相关的制备过程如图3所示。制备开始时，采用和常规MOS相同的衬底材料；首先，采用标准工艺流程的阱注入工艺时，进行低掺杂，形成的LDMOS器件的漂移区；接下来，利用标准工艺中的STI隔离工艺中，通过有源区的版图，在将要形成的LDMOS 器件的漂移区引入STI介质区，得到如图3 (a)所示结构；接下来进行沟道区注入和栅区形成工艺，LDMOS结构和常规MOS结构完全相同，大 致上，依次为沟道注入和阈值调整注入，形成栅介质层，淀积和刻蚀栅材料，形成栅，低 掺杂形成LDD区，且LDMOS只在源端进行LDD掺杂注入，形成侧墙，得到如图3 (b) 所示的结构；接下来，对LDMOS进行源漏注入，形成图3 (c)所示的结构；接着，在标准工艺中对PMOS的源漏区进行掺杂注入时，分别形成N型LDMOS的体引出区和漂移区中的高掺杂区；形成图3本文档来自技高网...

【技术保护点】
一种耐高压的横向双扩散ＭＯＳ晶体管，包括栅区、源区、漏区、体区、栅介质以及漂移区，所述漂移区位于体区和漏区之间，掺杂类型与体区相反，其特征在于，在所述漂移区内设有一绝缘介质区和一与漂移区掺杂类型相反的掺杂区，并且，所述掺杂区的掺杂浓度要比漂移区的掺杂浓度高，所述掺杂区靠近体区，而所述绝缘介质区靠近漏区。

【技术特征摘要】
1. 一种耐高压的横向双扩散MOS晶体管，包括栅区、源区、漏区、体区、栅介质以及漂移区，所述漂移区位于体区和漏区之间，掺杂类型与体区相反，其特征在于，在所述漂移区内设有一绝缘介质区和一与漂移区掺杂类型相反的掺杂区，并且，所述掺杂区的掺杂浓度要比漂移区的掺杂浓度高，所述掺杂区靠近体区，而所述绝缘介质区靠近漏区。2、 如权利要求l所述的耐高压的横向双扩散MOS晶体管，其特征在于，所述掺杂区 与所述漂移区的上表面齐平。3、 如权利要求l或2所述的耐高压的横向双扩散MOS晶体管，其特征在于，所述绝 缘介质区的上表面不低于所述漂移区的上表面。4、 如权利要求l所述的耐高压的横向双扩散MOS晶体管，其特征在于，所述漂移区 的横向长度值范围为10nm至50pm。5、 如权利要求l或4所述的耐高压的横向双扩散MOS晶体管，其...

【专利技术属性】
技术研发人员：肖韩，黄如，杨淮洲，王鹏飞，
申请(专利权)人：北京大学，
类型：发明
国别省市：11[]