半导体器件及形成该半导体器件的方法技术

半导体器件及形成该半导体器件的方法。一种半导体器件，包括：半导体衬底，具有第一栅沟槽，所述第一栅沟槽具有彼此相对的第一侧和第二侧；第一扩散区，位于所述第一栅沟槽下方；第二扩散区，位于所述半导体衬底中，所述第二扩散区覆盖所述第一栅沟槽的所述第一侧的上部部分；以及第三扩散区，位于所述半导体衬底中。所述第三扩散区覆盖所述第一栅沟槽的所述第二侧。所述第三扩散区连接至所述第一扩散区。所述第三扩散区具有比所述第一栅沟槽的底部深的底部。所述第三扩散区的底部在水平高度上不同于所述第一扩散区的底部。

【技术实现步骤摘要】

本专利技术总体上涉及一种。要求于2011年5月27日提交的日本专利申请No. 2011-119360的优先权，该专利申请的内容通过参考并入本文中。
技术介绍
近年来，诸如DRAM (动态随机访问存储器)的半导体器件的纳米尺度化在持续推进。结果，如果晶体管的栅长度变短，则会导致晶体管中的短沟道效应变得明显，亚阈值电流增加，且晶体管阈值电压(Vt)减小。增大半导体衬底的杂质浓度以抑制晶体管阈值电压(Vt)的减小，将增大结漏电 流。由于该原因，所以在作为半导体器件的DRAM中的纳米尺度化的DRAM存储单元将使刷新特性劣化。日本专利申请公开No. JPA 2006-339476和JPA 2007-081095公开了一种所谓的凹槽栅晶体管(凹陷沟道晶体管)，其中栅电极被掩埋在形成于半导体衬底的前表面侧的凹槽中。通过制作晶体管凹槽栅晶体管，可以物理地并且充分地获得有效的沟道长度(栅长度)，从而能够获得具有最小工艺尺寸在60nm以下的纳米尺度化的单元的DRAM。在日本专利申请公开No. JPA 2007-081095中，公开了一种DRAM，该DRAM具有两个凹槽，形成为在半导体衬底中彼此邻近；栅电极，形成在每一个凹槽中，并在凹槽之间有中间栅绝缘膜；第一杂质扩散区，为两个栅电极共用，该第一杂质扩散区形成在半导体衬底的表面上并位于两个栅电极之间；以及第二杂质扩散区，形成在半导体衬底的表面上并位于两个栅电极的元件分离区侧上。
技术实现思路
在一个实施例中，半导体器件可包括，但不限于半导体衬底，具有第一栅沟槽，所述第一栅沟槽具有彼此相对的第一侧和第二侧；第一扩散区，位于所述第一栅沟槽下方；第二扩散区，位于所述半导体衬底中，所述第二扩散区覆盖所述第一栅沟槽的所述第一侧的上部部分；以及第三扩散区，位于所述半导体衬底中。第三扩散区覆盖第一栅沟槽的第二侦U。第三扩散区连接至第一扩散区。第三扩散区具有比第一栅沟槽的底部深的底部。第三扩散区的底部在水平高度上不同于第一扩散区的底部。在另一个实施例中，半导体器件可包括，但不限于，半导体衬底、第一隔离区、第二隔离区、第一至第五扩散区。半导体衬底具有第一和第二栅沟槽。第一栅沟槽具有彼此相对的第一和第二侧。第二栅沟槽具有彼此相对的第三和第四侧。第一隔离区限定半导体衬底的有源区。第二隔离区限定有源区中的器件形成区。第一扩散区设置在第一栅沟槽下方。第二扩散区设置在第二栅沟槽下方。第三扩散区设置在半导体衬底下方。第三扩散区覆盖第一栅沟槽的第一侧的上部部分。第四扩散区设置在半导体衬底中。第四扩散区覆盖第二栅沟槽的第一侧的上部部分。第五扩散区设置在半导体衬底中。第五扩散区设置在第一和第二栅沟槽之间。第五扩散区覆盖第一和第二栅沟槽的第二侧。第五扩散区连接至第一和第二扩散区。第五扩散区具有比第一和第二栅沟槽的底部深的底部。第五扩散区的底部在水平高度上不同于第一和第二扩散区的底部。在又一个实施例中，半导体器件可包括，但不限于，半导体衬底、第一扩散区、第二扩散区和沟道区。半导体衬底具有第一栅沟槽，所述第一栅沟槽具有彼此相对的第一和第二侧。第一扩散区设置在半导体衬底中。第一扩散区覆盖第一栅沟槽的第一侧的上部部分。第二扩散区设置在半导体衬底中。第二扩散区至少覆盖第一栅沟槽的第二侧和底部。沟道区沿着第一栅沟槽的第一侧延伸，并且位于第一和第二扩散区之间。附图说明从下面结合附图对某些优选实施例进行的描述，本专利技术的上述特征和优点将更为 明显，其中图I是根据本专利技术一个或更多个实施例的半导体器件的存储单元阵列的部分平面图；图2是根据本专利技术一个或更多个实施例的半导体器件的存储单元阵列的，沿着图I的A-A线截取的部分截面正视图；图3是根据本专利技术一个或更多个实施例的半导体器件的存储单元阵列的，沿着图I的A-A线的延伸线截取的部分截面正视图；图4是根据本专利技术的实施例的变型实施例的半导体器件的存储单元阵列的，沿着图I的A-A线截取的部分截面正视图；图5A是根据本专利技术一个或更多个实施例的形成图1、2和3的半导体器件的方法中所包含的步骤的部分平面图；图5B是根据本专利技术一个或更多个实施例的形成图1、2和3的半导体器件的方法中所包含的步骤的，沿着图5A的A-A线截取的部分截面正视图；图5C是根据本专利技术一个或更多个实施例的形成图1、2和3的半导体器件的方法中所包含的步骤的，沿着图5A的B-B线截取的部分截面正视图；图6A是根据本专利技术一个或更多个实施例的形成图1、2和3的半导体器件的方法中所包含的，在图5A、5B和5C的步骤之后的步骤的部分平面图；图6B是根据本专利技术一个或更多个实施例的形成图1、2和3的半导体器件的方法中所包含的在图5A、5B和5C的步骤之后的步骤的，沿着图6A的A-A线截取的部分截面正视图；图6C是根据本专利技术一个或更多个实施例的形成图1、2和3的半导体器件的方法中所包含的在图5A、5B和5C的步骤之后的步骤的，沿着图6A的B-B线截取的部分截面正视图；图7A是根据本专利技术一个或更多个实施例的形成图1、2和3的半导体器件的方法中所包含的，在图6A、6B和6C的步骤之后的步骤的部分平面图；图7B是根据本专利技术一个或更多个实施例的形成图1、2和3的半导体器件的方法中所包含的在图6A、6B和6C的步骤之后的步骤的，沿着图7A的A-A线截取的部分截面正视图；图7C是根据本专利技术一个或更多个实施例的形成图1、2和3的半导体器件的方法中所包含的在图6A、6B和6C的步骤之后的步骤的，沿着图7A的B-B线截取的部分截面正视图；图8A是根据本专利技术一个或更多个实施例的形成图1、2和3的半导体器件的方法中所包含的，在图7A、7B和7C的步骤之后的步骤的部分平面图；图SB是根据本专利技术一个或更多个实施例的形成图1、2和3的半导体器件的方法中所包含的在图7A、7B和7C的步骤之后的步骤的，沿着图8A的A-A线截取的部分截面正视图；图SC是根据本专利技术一个或更多个实施例的形成图1、2和3的半导体器件的方法 中所包含的在图7A、7B和7C的步骤之后的步骤的，沿着图8A的B-B线截取的部分截面正视图；图9A是根据本专利技术一个或更多个实施例的形成图1、2和3的半导体器件的方法中所包含的，在图8A、8B和8C的步骤之后的步骤的部分平面图；图9B是根据本专利技术一个或更多个实施例的形成图1、2和3的半导体器件的方法中所包含的在图8A、8B和SC的步骤之后的步骤的，沿着图9A的A-A线截取的部分截面正视图；图9C是根据本专利技术一个或更多个实施例的形成图1、2和3的半导体器件的方法中所包含的在图8A、8B和8C的步骤之后的步骤的，沿着图9A的B-B线截取的部分截面正视图；图IOA是根据本专利技术一个或更多个实施例的形成图1、2和3的半导体器件的方法中所包含的，在图9A、9B和9C的步骤之后的步骤的部分平面图；图IOB是根据本专利技术一个或更多个实施例的形成图1、2和3的半导体器件的方法中所包含的在图9A、9B和9C的步骤之后的步骤的，沿着图IOA的A-A线截取的部分截面正视图；图IOC是根据本专利技术一个或更多个实施例的形成图1、2和3的半导体器件的方法中所包含的在图9A、9B和9C的步骤之后的步骤的，沿着图IOA的B-B线截取的部分截面正视图；图IlA是根据本专利技术一个或更多个实施例的形成图1本文档来自技高网...

【技术保护点】
一种半导体器件，包括：半导体衬底，具有第一栅沟槽，所述第一栅沟槽具有彼此相对的第一侧和第二侧；第一扩散区，位于所述第一栅沟槽下方；第二扩散区，位于所述半导体衬底中，所述第二扩散区覆盖所述第一栅沟槽的所述第一侧的上部部分；以及第三扩散区，位于所述半导体衬底中，所述第三扩散区覆盖所述第一栅沟槽的所述第二侧，所述第三扩散区连接至所述第一扩散区，所述第三扩散区具有比所述第一栅沟槽的底部深的底部，并且所述第三扩散区的底部在水平高度上不同于所述第一扩散区的底部。

【技术特征摘要】
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【专利技术属性】
技术研发人员：三笠典章，
申请(专利权)人：尔必达存储器株式会社，
类型：发明
国别省市：