本发明专利技术涉及一种具有芯片裂纹检测结构的半导体器件。一种器件，其包括半导体衬底、第一穿透电极和每个都穿过所述第二半导体衬底的多个第二穿透电极、形成在所述衬底的一侧上的第一端子和多个第二端子以及形成在衬底的相反侧上的第三端子和多个第四端子。第一和第三端子中的每个与第一穿透电极垂直对齐并且电连接到第一穿透电极。每个第二端子与第二穿透电极中关联的一个垂直对齐并且电连接到第二穿透端子中没有与关联的第二端子垂直对齐的另一个。每个第四端子与第二穿透电极中关联的一个垂直对齐并且电连接到第二穿透电极中关联的一个。还设置有导线，导线包括电连接到第一端子的第一端部和电连接到第二端子中选择的一个的第二端部。
【技术实现步骤摘要】
本申请基于2011年5月18日提交的日本专利申请No. 2011-111673并且要求其优先权的权益，其公开通过引用其整体并入这里。本公开涉及一种半导体器件，其具有对于半导体芯片的裂纹的检测测试结构(或者芯片裂纹检测结构)。
技术介绍
在半导体器件的制造中，在切割、安装或加热时的应力等等有时导致半导体芯片中的裂纹。作为检测这样的裂纹的方法，例如，有使用日本专利公布No. H06-244254 (专利文献I)所公开的结构的示例。这通过测量设置在半导体芯片的外围中的电导体的电阻来 检测裂纹的存在。日本专利公开No. 2009-54862A对应于US2009/057925A1 (专利文献2)，其公开了通过提供布线和多个电极焊盘来检测在半导体芯片中是否存在裂纹，所述布线和多个电极焊盘用于沿着半导体芯片的整个外围检测裂纹并且检测在多个电极焊盘之间选择的并且连接到布线的两端的电极焊盘之间的电阻的改变。上述专利文献通过整体引用而并入这里。专利技术人已经意识到，在专利文献I和2中公开的检测方法中，没有考虑在其中堆叠多个半导体芯片的堆叠类型的半导体器件中的每个半导体芯片的裂纹的检测。如果专利文献2中公开的多个半导体芯片被堆叠，则在堆叠类型的半导体器件中，用于检测裂纹的焊盘被共同地连接。因此，即使能够确认在堆叠类型的半导体器件中的任何半导体芯片中出现裂纹，也存在着不能够识别具有裂纹的半导体芯片的问题。专利技术人已经意识到，如果专利文献I中公开的结构用于堆叠类型的半导体器件，则即使图12B中所示的具有用于裂纹检测的电导体70的半导体芯片被堆叠，也可以检测到图12A中所示的最外面的半导体芯片(片0)中的裂纹，但是不能够检测到内部的半导体芯片中的裂纹。
技术实现思路
在本公开的方面中，提供了一种半导体器件，该半导体器件包括半导体衬底，该半导体衬底包括彼此相反的第一和第二主表面；穿透半导体衬底的第一穿透电极、每个都穿过半导体衬底的多个第二穿透电极；形成在半导体衬底的第一主表面层侧上的第一端子、形成在半导体衬底的第一主表面侧上的多个第二端子；形成在半导体衬底的第二主表面侧上的第三端子、形成在半导体衬底的第二主表面侧上的多个第四端子；以及形成在半导体衬底的第一主表面侧上的导线。第一端子与第一穿透电极垂直对齐并且电连接到第一穿透电极。每个第二端子与第二穿透电极中的关联的一个垂直地对齐并且电连接到第二穿透电极中没有与关联的第二端子垂直对齐的另一个。第三端子与第一穿透电极垂直对齐并且电连接到第一穿透电极。每个第四端子与第二穿透电极中的关联的一个垂直对齐并且电连接到该关联的一个第二穿透电极。导线包括电连接到第一端子的第一端部和电连接到第二端子中的一个的第二端部。本公开的另一方面提供了包括第一半导体芯片和与第一半导体芯片堆叠的第二半导体芯片的器件。第一半导体芯片包括第一半导体衬底，其包括彼此相反的第一和第二主表面；穿过第一半导体衬底的第一穿透电极；每个都穿过第一半导体衬底的多个第二穿透电极；形成在第一半导体衬底的第一主表面侧上的第一端子，该第一端子与第一穿透电极垂直对齐并且电连接到第一穿透电极；形成在第一半导体衬底的第一主表面侧上的多个第二端子，每个第二端子与第二穿透电极中的关联的一个垂直对齐并且电连接到没有与第二穿透电极中关联的一个垂直对齐的第二穿透电极中的另一个；形成在第一半导体衬底的第二主表面侧上的第三端子，该第三端子与第一穿透电极垂直对齐并且电连接到第一穿透电极；形成在第一半导体衬底的第二主表面侧上的多个第四端子，每个第四端子与第二穿透电极中的关联的一个垂直对齐并且电连接到该关联的一个第二穿透电极；以及第一导线，其形成在第一半导体衬底的第一主表面侧上，该第一导线包括电连接到第一端子的第一端部和电连接到第二端子中的一个的第二端部。另一方面，与第一半导体芯片堆叠第二半导体芯片包括第二半导体衬底，其包括彼此相反的第三和第四主表面；形成在第二 半导体衬底的第三主表面侧上的第五端子，该第五端子电连接到第一半导体芯片的第三端子；形成在第二半导体衬底的第三主表面侧上的多个第六端子，每个第六端子电连接到第一半导体芯片的第四端子中的关联的一个；以及形成在第二半导体衬底的第三主表面侧上的第二导线，该第二导线包括电连接到第五端子的第三端部和电连接到第六端子中的一个的第四端部。附图说明图I是本公开的示例I的具有带有裂纹检测结构的半导体芯片的堆叠的半导体器件的截面图和平面图；图2是根据本公开的示例I的半导体器件的电路的框图；图3是根据示例I的堆叠类型的半导体器件的详细截面图；图4示出了检查示例I中所示的半导体器件中的每个层上的半导体芯片的裂纹的方法；图5示出了本公开的半导体器件的修改示例；图6示出了图5中所示的示例的还修改的示例；图7是根据本公开的示例2的半导体器件的截面图；图8是根据本公开的示例2的半导体器件中的电路的框图；图9A-9C是示出本公开的示例3的截面图；图10是示出将示例的每个器件安装在印刷电路板上的示例的截面图；图11是示出将示例的每个器件安装在印刷电路板上的另一示例的截面图；以及图12A-12B是示出原型器件的截面图和平面图。具体实施例方式(示例I)现在将参考示出的示例性实施例在这里详细描述本公开。本领域技术人员将了解的是，能够使用本公开的教导完成很多替代的示例性实施例并且本公开不限于为了说明性目的而示出的示例性实施例。图I是其中在层中堆叠四个半导体芯片的半导体器件25的截面图和平面图，半导体芯片具有根据本公开的示例I的裂纹测试结构。图IB是图IA的箭头的方向上的平面图，并且图IA是沿着图IB的A-A’线的截面图。在该示例中，首先，形成存储器件(半导体芯片)21-24的芯片裂纹，并且其次，在存储器上安装控制器(未示出)和插入件(未示出)以制造堆叠类型的半导体器件。本公开也能够应用于不仅包括存储器件的堆叠而且包括除了存储器件之外的任何器件(逻辑元件等等)的堆叠的芯片堆叠。图2是图I中示出的示例I的电路框图。内部电路15包括具有存储器单元的存储器单元阵列11、读取/写入控制电路12等等。读取/写入控制电路12是用于控制将数据写入到存储器单元阵列11的操作和从存储器单元阵列11读取数据的操作的电路。内部电路15中包括的每个电路连接到多个信号端子20a、20b、20c和20d中的对应的端子。信号端子20a、20b、20c和20d中的每个连接到设置为穿过半导体(硅)衬底的穿透电极的贯穿 硅通孔TSV中的对应的一个，并且内部电路15中的每个电路通过对应的贯穿硅通孔TSV将信号发送到存储器控制器/从存储器控制器接收信号。信号端子20a_20d包括时钟端子、命令端子、地址端子和数据端子。时钟端子接收从外部提供的时钟信号CLK，命令端子接收来自外部的命令信号CMD，并且地址端子接收从外部提供的地址信号ADD。在读取操作中，数据端子接收从读取/写入控制电路12提供的数据DATA并且将数据输出到外部，并且在写入操作中，数据端子接收从外部提供的数据DATA并且将数据发送到读取/写入控制电路12。读取/写入控制电路12根据时钟信号CLK、命令信号CMD和地址信号ADD控制存储器单元阵列11的读取操作和写入操作。虽然图2示出了沿着半导体芯片21的外围布置的(前侧)第本文档来自技高网...
【技术保护点】
一种器件，包括：半导体衬底，所述半导体衬底包括彼此相反的第一和第二主表面；第一穿透电极，所述第一穿透电极穿过所述半导体衬底；多个第二穿透电极，每个所述第二穿透电极穿过所述半导体衬底；第一端子，所述第一端子形成在所述半导体衬底的第一主表面侧上，所述第一端子与所述第一穿透电极垂直对齐并且电连接到所述第一穿透电极；多个第二端子，所述多个第二端子形成在所述半导体衬底的第一主表面侧上，每个所述第二端子与所述第二穿透电极中的关联的一个第二穿透电极垂直对齐并且电连接到所述第二穿透电极中的另一个第二穿透电极，该另一个第二穿透电极未与所述第二穿透电极中的所述关联的一个第二穿透电极垂直对齐；第三端子，所述第三端子形成在所述半导体衬底的第二主表面侧上，所述第三端子与所述第一穿透电极垂直对齐并且电连接到所述第一穿透电极；多个第四端子，所述多个第四端子形成在所述半导体衬底的第二主表面侧上，每个所述第四端子与所述第二穿透电极中的关联的一个第二穿透电极垂直对齐并且电连接到该关联的一个第二穿透电极；以及导线，所述导线形成在所述半导体衬底的第一主表面侧上，所述导线包括与所述第一端子电连接的第一端部和与所述第二端子中的一个第二端子电连接的第二端部。...
【技术特征摘要】
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【专利技术属性】
技术研发人员：石川透，
申请(专利权)人：尔必达存储器株式会社，
类型：发明
国别省市：
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