制造半导体器件的方法技术

本文公开一种制造半导体器件的方法，包括：堆叠多个半导体芯片以形成第一芯片层叠体，提供底部填料以填充半导体芯片之间的间隙，使得在第一芯片层叠体周围形成填角部分，以及修整填角部分以形成第二芯片层叠体。

【技术实现步骤摘要】

本专利技术涉及一种，且更具体地涉及一种制造具有多个彼此堆叠的半导体芯片的半导体器件的方法。
技术介绍
近年来，半导体芯片的集成密度逐年提高，这致使芯片尺寸增大并促进布线的小型化和多层结构。同时，为了实现高密度安装，需要将半导体器件制造成具有更小尺寸并更薄。为了契合上述需求，已经研发出一种被称为MCP (多芯片封装)的技术，该技术以高密度方式将多个半导体芯片安装到一个封装衬底上。特别地，被称为CoC (芯片上芯片)型的半导体器件已经得到关注。CoC型半导体器件包括由多个彼此堆叠的半导体芯片构成的堆叠体。在CoC型半导体器件中，各个半导体芯片都例如具有约50 μ m或更小的厚度并具有被称为TSV (硅通孔)的贯穿电极。日本专利申请特开N0.2010-251347公开了一种制造CoC型半导体器件的方法，该方法通过堆叠多个半导体芯片，同时连接半导体芯片的贯穿电极，形成第一密封树脂层(底部填料)，以覆盖多个堆叠的半导体芯片(以下称为“芯片层叠体”)的外围并填充半导体芯片之间的间隙，以及在其上形成了预定布线的封装衬底上连接并固定其上形成了第一密封树脂层的芯片层叠体。但是，根据日本专利申请特开N0.2010-251347中公开的，在填充了底部填料(第一密封树脂层)的芯片堆叠体周围，由于底部填料导致会形成填角(fillet)。取决于填角的扩展程度，其上已经形成了底部填料的芯片层叠体(B卩，换言之，由底部填料和芯片层叠体构成的结构)的外部尺寸变得不规则，这致使不能管理外部尺寸。如果上述填角较大，则担心每次在将其上形成了底部填料的芯片层叠体安装到封装衬底的处理以及后续处理中加热芯片层叠体时，由于填角部分膨胀和收缩，应力会施加至构成芯片层叠体的薄半导体芯片。如果应力施加至芯片层叠体，则担心会在芯片中出现裂纹，或者在半导体芯片被连接在一起的凸块接合区域可能破裂。
技术实现思路
在本专利技术的一个方面中，提供一种，该方法包括:堆叠多个半导体芯片以形成第一芯片层叠体；提供底部填料以填充半导体芯片之间的间隙，从而在第一芯片层叠体周围形成填角部分；以及修整填角部分以形成第二芯片层叠体。在本专利技术的另一方面中，提供一种，该方法包括:堆叠多个半导体芯片以在相邻的半导体芯片之间形成间隙；向相邻的半导体芯片之间的间隙提供密封树脂，从而使一部分密封树脂从至少一个半导体芯片的一侧表面突出；以及修整密封树脂的突出部分以形成平坦表面。根据本专利技术的上述方面，能避免第二芯片层叠体的外形的差异，因为填角部分已经被修整。因此能管理第二芯片层叠体的外部尺寸。因为第二芯片层叠体的外部尺寸变得稳定，因此能改善第二芯片层叠体由处理时的外力造成的应力。此外，因为修整了填角部分，因此能在加热具有底部填料的第二芯片层叠体时降低底部填料的应力。因此能避免制造得较薄的半导体芯片(例如具有50 μ m或更小厚度的半导体芯片)破裂或芯片裂纹，以及半导体芯片之间的连接部(接合区域)的破裂。此外，第二芯片层叠体在尺寸上可更小，因为填角部分被修整。因此，采用第二芯片层叠体的半导体器件在尺寸上可更小。附图说明图1是根据本专利技术第一实施例的半导体器件的截面图2至5、6A、6B、7A、7B、8、9、10A、10B以及11至16是示出制造根据本专利技术第一实施例的半导体器件的工艺的示意图17是根据本专利技术第二实施例的半导体器件的截面图18是根据本专利技术第三实施例的半导体器件的截面图19是根据本专利技术第四实施例的半导体器件的截面图；以及图20至24是示出制造根据本专利技术第四实施例的半导体器件的工艺的示意图。具体实施方式以下，将参考附图详细说明本专利技术的实施例。顺便提及，以下说明书中采用的附图用于说明本专利技术实施例的构造。附图中所示的各个部分的大小、厚度、尺寸以及其他因素可与实际半导体器件的尺寸关系不同。(第一实施例)现在参考图1，第一实施例的半导体器件10是CoC (芯片上芯片)型半导体器件。半导体器件10包括布线衬底11、布线凸块12、具有底部填料的芯片层叠体13、第一密封树脂14、第二密封树脂15以及外部连接端子17。布线衬底11包括布线衬底本体21、连接盘22、布线24、第一阻焊剂25、外部连接盘26、贯穿电极28以及第二阻焊剂29。布线衬底本体21是矩形的绝缘衬底，并具有平坦表面21a (布线衬底11的主表面)以及背表面21b。对于布线衬底本体21来说，例如可采用玻璃环氧树脂板。连接盘22提供在布线衬底本体21的表面21a的中心部。连接盘22布置为面对构成具有底部填料的芯片层叠体13的第二半导体芯片39的表面凸块电极56。各个连接盘22都包括凸块安装表面22a，其面对第二半导体芯片39的相关联的一个表面凸块电极56。布线24是重布线导线(rewired line),并连接至连接盘22。第一阻焊剂25提供在布线衬底本体21的表面21a上以覆盖布线24。第一阻焊剂25允许暴露连接盘22的凸块安装表面22a。外部连接盘26提供在布线衬底本体21的背表面21b上。各个外部连接盘26都包括端子安装表面26a。贯穿电极28贯穿布线衬底本体21，各个贯穿电极28都位于相关联的一个布线24和相关联的一个外部连接盘26之间。各个贯穿电极28的一端连接至相关联的一个布线24，且另一端连接至相关联的一个外部连接盘26。第二阻焊剂29提供在布线衬底本体21的背表面21b上使得外部连接盘26的端子安装表面26a暴露。布线凸块12布置在连接盘22的凸块安装表面22a上。对于布线凸块12来说，例如可米用Au凸块。具有底部填料的芯片层叠体13包括芯片层叠体33和底部填料34。芯片层叠体33形成为具有第一半导体芯片35和第二半导体芯片36至39，它们是多个半导体芯片。第一半导体芯片35是具有底部填料的芯片层叠体13安装在布线衬底11上的情况(即如图1中所示情况)下布置在顶层的半导体芯片。例如，对于第一半导体芯片35来说，可采用半导体存储芯片。在这种情况下，作为第一半导体芯片35，例如可采用DRAM (动态随机存取存储器)。以下说明采用DRAM作为第一半导体芯片35的示例。第一半导体芯片35包括:第一芯片本体43，其具有一个平坦表面43a以及另一表面43b ;以及多个表面凸块电极45 (第一凸块电极)。第一芯片本体43呈矩形，并包括半导体衬底47和电路元件层48。半导体衬底47是制造得较薄(例如50 μ m或更小的厚度)的衬底。对于半导体衬底47来说，例如可采用单晶硅衬底。半导体衬底47具有为平坦平面的表面47a以及背表面 47b。电路元件层48形成在半导体衬底47的表面47a上。电路元件层48包括示意图中未示出的晶体管、多个堆叠的层间绝缘膜以及形成在多个层间绝缘膜上的布线图案(通孔和布线)。在电路元件层48上，形成DRAM元件(未示出)。表面凸块电极45提供在电路元件层48的表面48a上(或形成在第一芯片本体43的另一表面43b上)。表面凸块电极45电连接到形成在电路元件层48上的DRAM元件。在将具有底部填料的芯片层叠体13安装到布线衬底11上之后，表面凸块电极45面对布线衬底本体21的表面21a。对于表面凸块电极45来说,例如可米用Cu/Ni/Au叠层膜，Cu/Ni/Au叠层膜是通过在电路元件层48的表面48a上顺序堆叠Cu膜、N本文档来自技高网...

【技术保护点】
一种制造半导体器件的方法，包括：堆叠多个半导体芯片以形成第一芯片层叠体；提供底部填料以填充所述半导体芯片之间的间隙，使得在所述第一芯片层叠体周围形成填角部分；以及修整所述填角部分以形成第二芯片层叠体。

【技术特征摘要】
2011.11.28 JP 2011-258950;2012.10.26 JP 2012-23661.一种制造半导体器件的方法，包括: 堆叠多个半导体芯片以形成第一芯片层叠体； 提供底部填料以填充所述半导体芯片之间的间隙，使得在所述第一芯片层叠体周围形成填角部分；以及 修整所述填角部分以形成第二芯片层叠体。2.根据权利要求1所述的制造半导体器件的方法，其中，执行所述修整使得所述第二芯片层叠体具有基本上平行于所述半导体芯片中的每一个的侧表面的修整表面。3.根据权利要求1所述的制造半导体器件的方法，其中 所述半导体芯片中的每一个都具有矩形形状，由此所述填角部分形成在所述第一芯片层叠体的四个侧壁中的每一个上，以及 执行所述修整使得形成在所述四个侧壁上的所述填角部分中的每一个都被修整。4.根据权利要求1所述的制造半导体器件的方法，其中，通过切割或抛光来执行所述修整。5.根据权利要求1至4中的任一项所述的制造半导体器件的方法，还包括将所述第二芯片层叠体倒装芯片安装在布线衬底上。6.根据权利要求1至4中的任一项所述的制造半导体器件的方法，还包括: 将另一半导体芯片倒装芯片安装在布线衬底上，使得所述布线衬底的主表面面对所述另一半导体芯片的一个表面；以及 将所述第二芯片层叠体倒装芯片安装在所述另一半导体芯片的另一表面上。7.根据权利要求 1至4中的任一项所述的制造半导体器件的方法，还包括: 将另一半导体芯片倒装芯片安装在布线衬底的主表面的第一区域上；以及 将所述第二芯片层叠体倒装芯片安装在与所述布线衬底的所述主表面的所述第一区域不同的第二区域上。8.根据权利要求7所述的制造半导体器件的方法，还包括在所述布线衬底的所述主表面以及所述另一半导体芯片和所述第二芯片层叠体之间提供硅插入物。9.根据权利要求1至4中的任一项所述的制造半导体器件的方法，其中 所述多个半导体芯片包括第一半导体芯片和多个第二半导体芯片， 所述第一半导体芯片包括第一芯片本体，所述第一芯片本体具有作为基本平坦面的一个表面和其上提供有第一凸块电极的另一表面， 所述第二半导体芯片中的每一个都包括第二芯片本体、贯穿所述第二芯片本体的贯穿电极以及在所述贯穿电极的两端提供的第二凸块电极，并且 通过将所述第一半导体芯片安装到结合工具的载物台上使得所述第一芯片本体的所述一个表面面对所述载物台，并且随后将所述第二半导体芯片顺序安装在所述第一半导体芯片上使得所述第一凸块电极、所述第二凸块电极和所述贯穿电极彼此电连接，来执行所述堆叠。10.根据权利要求9所述的制造半导体器件的方法，其中，所述提供所述底部填料包括: 放置所述第一芯片层叠体使得所述第一...

【专利技术属性】
技术研发人员：伊藤洋行，樱田伸一，
申请(专利权)人：尔必达存储器株式会社，
类型：发明
国别省市：