本发明专利技术提供一种半导体器件，其包括但不限于：半导体衬底；位线；和接触部分。半导体衬底具有第一沟槽，所述第一沟槽至少具有相互面对的第一和第二侧表面。位线位于第一沟槽中。位线与半导体衬底绝缘。接触部分位于第一沟槽中。接触部分电连接到位线。接触部分接触第一沟槽的第一侧表面。接触部分与第一沟槽的第二侧表面绝缘。
【技术实现步骤摘要】
本专利技术涉及一种半导体器件。本专利技术要求于2010年3月沈日提交的日本专利申请No. 2010-073287的优先权， 通过引用将其内容合并于此。
技术介绍
目前，随着半导体器件的小型化，降低了半导体元件和其中形成了晶体管(有源区)的区域的平面面积。关于平面型晶体管，随着有源区尺寸减小，已经减小了沟道长度和宽度，且由此出现短沟道效应等问题。为此，为了代替平面型晶体管，已经提出了包括甚至在小型化区域中也能实现足够的沟道长度和宽度的垂直晶体管的半导体器件。与平面型晶体管不同，垂直晶体管包括在垂直于半导体衬底主表面的方向上延伸的柱体(pillar)。在开启状态下，沿着在垂直半导体衬底主表面的方向上的柱体形成沟道。 因此，垂直晶体管比平面型晶体管更有效地用于诸如DRAM的小型化半导体存储元件。埋入位线被连接到包括在半导体器件中的垂直晶体管的源和/或漏(S/D)区。存在埋入到沟槽(trench)中的埋入位线，并且其内表面被绝缘膜覆盖。埋入位线经由由导电材料制成的接触部分连接到形成晶体管的S/D区域的扩散层，所述接触部分被设置为与沟槽侧壁相邻。作为一种形成这种埋入位线的方法，例如在位线延伸方向上延伸的位线沟槽被形成在硅衬底中。然后，形成氧化硅膜以便覆盖暴露出硅衬底的位线沟槽的侧表面。然后，暴露出位线沟槽一个侧表面。然后，通过用于形成位线的材料填充位线沟槽的底部。由此，形成接触硅衬底暴露部分的位线。然后，实施热处理以从位线向暴露的硅衬底扩散杂质。由此，形成将成为S/D区域的扩散层(例如见日本专利特开No. 2009-10366)。但是，关于现有技术的半导体器件，其包括接触下部扩散层的埋入位线，下部扩散层电容值变化较大，且由此半导体器件的可靠性不够。以下，参考附图来说明现有技术半导体器件的问题。图22是示出部分的诸如 DRAM(动态随机存取存储器)的半导体存储器件的截面图，其是现有技术半导体器件的实例。图23至30是示出说明用于制造图22中所示DRAM的现有技术方法的工艺流程的截面图。图31是示出用于制造图22中所示DRAM的现有技术方法中包括的一个工艺的平面图。关于现有技术的半导体存储器件，于图22中示出，沟槽20 和202b形成在由硅制成的半导体衬底200中。由此，通过沟槽20 和202b限定硅柱203a、203b和203c。硅柱203a、20;3b和203c成为晶体管的沟道。埋入一对栅电极208a和208b，从而覆盖硅柱203a的两个侧表面。相似地，埋入一对栅电极208c和208d，从而覆盖相邻硅柱20 的两个侧表面。栅电极208a、208b、208c 和208d用作字线。形成由热氧化物膜制成的绝缘膜204，从而覆盖沟槽20 和202b底部201a和201b的内表面。埋入的位线20 和20 形成在绝缘膜204上方，从而填充底部201a和 201b。位线20 和20 的延伸方向垂直于字线的延伸方向(图22中示出的栅电极208a、 208b,208c和208d)。埋入的位线20 和205b分别经由接触部分13a和13b而连接到下部扩散层206a和206b。下部扩散层206a和206b是晶体管的S/D区。上部扩散层210形成在硅柱203a、203b和203c的上表面区域中。上部扩散层210 是其他的S/D区。接触插塞(plug) 212形成在上部扩散层210上方。电容器213形成在接触插塞212上方。电容器213包括下部电极213a、电容器绝缘膜21 和上部电极213c。硅柱203a、20;3b和203c通过层间绝缘膜209相互隔离。接触插塞212通过层间绝缘膜211 而相互隔离。关于硅柱20北，形成一个晶体管，其包括连接到位线20 的下部扩散层206b ； 经由栅极绝缘膜(图22中未示出)而覆盖硅柱20 侧表面的一对栅电极208c和208d ； 和连接到电容器213的上部扩散层210。以下，参考图23至31说明图22中所示的半导体存储器件的制造方法。首先，在由硅制成的半导体衬底200上方形成氮化硅膜140。之后，通过光刻和干法蚀刻工艺在氮化硅膜140中形成孔105c，从而部分暴露出半导体衬底200的上表面，如图23中所示。然后，以氮化硅膜140作为掩模来各向异性地干法蚀刻半导体衬底200，以形成沟槽20 和202b。此时，形成由热氧化物膜制成的绝缘膜204，从而覆盖沟槽20 和202b 的内表面，如图M中所示。然后，通过CVD (化学气相沉积)方法在绝缘膜204上方形成多晶硅膜111从而填充沟槽20 和202b，如图25中所示。之后，干法蚀刻多晶硅膜111，从而多晶硅膜111的顶部高度等于接触部分13a和13b的顶部高度(见图22)。然后，形成具有与绝缘膜204不同蚀刻速率的侧壁115，从而覆盖部分的绝缘膜 204，该绝缘膜204覆盖沟槽20 和202b的侧表面。然后，干法蚀刻多晶硅膜111，从而使得多晶硅膜111的顶部高度等于接触部分13a和13b的底部高度(见图22)，如图沈中所7J\ ο然后，形成具有与绝缘膜204蚀刻速率不同的掩模，从而覆盖除了在接触部分 13a(13b)形成区域位置处的侧壁115下部之外的侧壁115。然后，通过掩模来湿法蚀刻绝缘膜204。然后，在绝缘膜204中形成暴露出部分半导体衬底200的孔100a，如图沈中所示 ο在绝缘膜204中形成孔IOOa的湿法蚀刻工艺之前，实施光刻工艺以通过光致抗蚀剂膜覆盖接触部分202aa和2021Λ从而引出pull up)位线。接触部分202aa和2021Λ位于位线沟槽20 和202b的端部，如图31中所示。如果在覆盖接触部分202aa和202bb的部分绝缘膜204中还形成孔100a，则在稍后的工艺中形成与接触部分202aa和2021Λ相邻的扩散层。从而，在相邻位线之间发生短路。为了避免这个问题，防止与接触部分202aa和2021Λ相邻地形成扩散层。换句话说，实施光刻工艺，其中形成光致抗蚀剂膜，从而覆盖除形成了柱状晶体管的区域之外的存储单元区域。由此，形成开口图形202c。此时，通过具有开口图形202c的光致抗蚀剂膜在绝缘膜204中形成孔100a。然后，在形成了孔IOOa之后去除光致抗蚀剂膜。在形成孔IOOa之后，去除侧壁115。然后，含有诸如砷或磷的杂质的多晶硅膜117通过CVD方法形成在氮化硅膜140上方，从而填充沟槽20 和202b，如图27中所示。然后，干法蚀刻多晶硅膜117，从而仅保留覆盖孔IOOa的一部分多晶硅膜117，并去除其他部分的多晶硅膜117。由此，形成了接触部分13a和13b，如图观中所示。然后，通过CVD方法在氮化硅膜140上形成由导电材料制成的导电膜120，从而填充沟槽20 和202b，如图四中所示。然后，实施热处理工艺，以将包括在接触部分13a和 13b中的杂质扩散到半导体衬底200中。由此，形成下部扩散层206a和206b。然后，向下各向异性地干法蚀刻导电膜120至接触部分13a和13b的顶部高度。 由此，形成如图30中所示的埋入位线20 和20 。埋入的位线20 和20 填充了沟槽 20 和202b的底部部分，且分别经由接触部分13a和1 连接到下部扩散层206a和206b。然后，在位线20 和205b上方形成本文档来自技高网...
【技术保护点】
１．一种半导体器件，包括：半导体衬底，所述半导体衬底具有第一沟槽，所述第一沟槽至少具有相互面对的第一和第二侧表面；在所述第一沟槽中的位线，所述位线与所述半导体衬底绝缘；和在所述第一沟槽中的接触部分，所述接触部分电连接到所述位线，所述接触部分接触所述第一沟槽的第一侧表面，且所述接触部分与所述第一沟槽的第二侧表面绝缘。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：三笠典章，
申请(专利权)人：尔必达存储器株式会社，
类型：发明
国别省市：JP
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