一种适合于用作存储单元的半导体器件（３００），包括具有顶面和底面的半导体主体（３０２）、覆盖所述半导体主体顶面（３０２）的顶栅电介质（１４５）、覆盖顶栅电介质（１４５）的导电顶栅电极（１６１）、在半导体主体（３０２）底面下面的底栅电介质（１０６）、在底栅电介质（１０６）下面的导电底栅电极（１０８）、以及电荷俘获层（１０４）。电荷俘获层（１０４）包括在半导体主体的顶面或底面附近包括多个浅电荷陷阱（１０４）。电荷俘获层（１０４）可以是氧化铝、氮化硅、或硅纳米簇。电荷俘获层（１０４）可以位于底栅电介质（１０６）与半导体主体（３０２）的底面之间。
【技术实现步骤摘要】
【国外来华专利技术】
本公开总体上涉及半导体器件，更具体而言，涉及具有存储单元的半导体器件。
技术介绍
动态随机存取存储器(DRAM)是通常被布置成存储单元的阵列(即行和列)的易失性存储器件，其中每个存储单元表示二进制数字(位)。期望的是使存储单元的尺寸最小化以实现高的位密度并减小器件的尺寸和成本。有时，DRAM存储单元技术的特征在于存储单元采用的晶体管的数目。例如，1T存储单元是仅包括单个晶体管的DRAM存储单元。期望减少存储单元中的晶体管的数目以使存储单元的尺寸最小化。 对于先进技术平台，诸如其中存储器存储单元的半节距是32nm的32nm平台，将需要先进技术来实现适当的性能。例如，某些1T DRAM存储单元使用具有双栅的晶体管，第一栅极与晶体管主体的第一表面接触且第二栅极与第二表面沟道接触。遗憾的是，现有ITDRAM双栅器件使用晶片的硅衬底作为背栅以形成浮体存储节点或使用背栅偏压来产生浮体存储节点。这些类型的器件具有低电荷存储和DRAM性能的有限控制。因此，需要一种增加电荷存储并改善数据保持的新结构和方法。附图说明 通过举例来说明本专利技术，并且本专利技术不受附图的限制，在附图中类似的附图标记指示类似的元件。附图中的元件仅仅是为了简单和明了而示出且其不一定按比例绘制。 图1是用于制造适合于在先进技术DRAM器件中使用的一个晶体管存储单元的制造工艺的一个实施例中的所选阶段的施主晶片的局部横截面图； 图2描绘图1之后的处理，其中形成覆盖施主晶片的空穴陷阱层； 图3描绘图2之后的处理，其中形成覆盖施主晶片的底栅电介质； 图4描绘图3之后的处理，其中形成覆盖施主晶片的底栅层； 图5是图4之后的处理，其中对底栅层进行图案化以形成底栅结构并相邻该底栅结构形成隔离结构； 图6描绘图5之后的处理，其中形成覆盖施主晶片的电介质层； 图7示出包括覆盖半导体层的电介质层的操作晶片(handle wafer)的局部横截面图； 图8描绘其中将施主晶片的电介质层键合到操作晶片的电介质层以形成成品晶片的处理； 图9描绘图5之后的处理，其中将产品晶片劈裂(cleave)以形成覆盖底栅结构的晶体管主体层；以及 图10描绘图9之后的处理，其中在晶体管主体层中形成隔离区，形成覆盖底栅结构的顶栅结构，并在晶体管主体层中形成与顶栅结构对准的源极/漏极区。具体实施例方式—方面，公开了一种平面双栅(PDG)存储单元。PDG存储单元包括覆盖顶栅电介质的顶栅电极，所述顶栅电介质覆盖半导体主体，所述半导体主体覆盖底栅电介质，所述底栅电介质覆盖底栅电极。所述底栅电极可以覆盖掩埋氧化物层。所公开的存储单元在半导体主体的上表面或下表面附近包括电荷俘获层以存储改变器件的阈值电压的电荷。不同的阈值电压使得传感电路能够识别存储单元的至少两种状态，从而形成二元状态存储单元的基础。可以在底栅的表面附近形成所述电荷俘获层。该电荷俘获层可以包括适当的电介质材料或隔离导电球或其它结构。 另一方面，公开了一种制造存储单元的方法。所公开的制造技术的某些实施例包括在底栅层的表面上形成栅极电介质并随后在该栅极电介质上形成电荷俘获层。该电荷俘获层可以包括很多的浅电荷陷阱，例如适合于可去除地存储电荷的浅空心陷阱。电荷俘获层可以是绝缘体，例如氧化铝或氮化硅。在其它实施例中，所述空穴俘获层可以包括诸如硅的导电材料的隔离颗粒或纳米簇。然后形 成覆盖空穴俘获层和顶栅电介质的双栅晶体管的晶体管主体，并形成顶栅及相关的源极/漏极结构。 另一方面，公开了一种将所体现的半导体器件作为存储单元来操作的方法。该方法包括通过使覆盖顶栅电介质和半导体主体的顶栅电极偏压至第一顶栅写电压、使在半导体主体下面的底栅电介质下面的底栅电极偏压至第一底栅写电压、使横向地位于第一栅电极下面的半导体主体的晶体管沟道附近的漏电极偏压至第一漏极写电压、并使横向地位于晶体管沟道附近的源极端子偏压至地线来对存储单元进行写操作。该方法还包括通过使顶栅电极偏压至顶栅读电压、使底栅电极偏压至底栅读电压、使漏电极偏压至漏极读电压、并使横向地位于晶体管沟道附近的源极端子偏压至地线来对存储单元进行读操作。该方法还可以包括通过使顶栅电极偏压至第二顶栅写电压、使底栅电极偏压至第二底栅写电压、使漏电极偏压至第二漏极写电压、并使源极端子偏压至地线来在存储单元中写入第二值。公开的对存储单元进行写操作的方法包括将电荷存储在器件的电荷俘获层中。该电荷俘获层与半导体主体表面紧密接近且可以包括多个浅空穴陷阱。在使用浅空穴陷阱的NM0S实施例中，第一顶栅写电压约为0. 6V，第一底栅写电压约为-2. 0V，第一偶记写电压约为1. 8V，所述第二顶栅写电压约为l.OV，所述第二底栅写电压约为-O. 5V，且所述第二漏极写电压约为-1. 0V。顶栅读电压约为0. 6V，所述底栅读电压约为-1. 5V，且所述漏极读电压约为0. 2V。 现在参照图1至图IO，示出了强调适合于制造存储单元的制造工艺的一个实施例中的所选阶段的横截面图。所描绘的制造工艺实施例包括形成具有PDG晶体管的存储单元，所述PDG晶体管在底栅电介质中结合了电荷陷阱材料以改善最终得到的存储单元的存储特性。如图中所示，PDG晶体管的形成包括将在本文中称为施主晶片和操作晶片的两个晶片键合以形成成品晶片。施主晶片的处理在图1至图6中示出。操作晶片在图7中示出。将两个晶片键合以形成成品晶片在图8中示出。对成品晶片进行后续处理以形成存储单元在图9和图10中示出。 现在参照图l，示出了施主晶片101的局部横截面图。如图l所示，施主晶片101包括半导体层102。在本文所示的制造实施例中，半导体层102的多个部分将充当PDG晶体管的主体。 在某些实施例中，半导体层102是适合于在固态器件中使用的实质上单晶层的半导体材料。半导体层102可以例如是单晶硅层或一层另一种半导体，诸如砷化镓。半导体层102可以是施主晶片101的块体衬底层。在其它实施例中，半导体层102可以是绝缘体上硅(SOI)施主晶片101的活性层，其中半导体层覆盖掩埋氧化物(BOX)层(未示出)，其可以覆盖块体或衬底层(未示出)。在采用硅半导体层102的实施例中，半导体层102可以是未掺杂层、n形或P形掺杂层、或它们的组合。 现在参照图2，形成覆盖施主晶片101的半导体层102的电荷俘获层104。电荷俘获层104包括许多(a prevalence of)电荷陷阱。虽然俘获层104的电荷陷阱可以是空穴陷阱或电子陷阱且虽然电荷陷阱的特征可以在于深空穴陷阱(例如具有超过1.5eV的激活能的陷阱)或浅陷阱(即具有小于或等于1.5eV的激活能的陷阱)，但适用于NMOS晶体管存储单元的实施例采用具有许多浅空穴陷阱且更优选地具有以约0. 3eV或以下的激活能为特征的浅空穴陷阱的电荷俘获层104。在某些实施例中，电荷俘获层104中的浅电荷陷阱的密度超过指定阈值。在某些实施例中，存储陷阱密度的适当阈值约为1E12(1X1012)电荷陷阱/cm2。 在将NMOS PDG晶体管用于存储单元且其中电荷俘获层104被实现为促进最终将充当PDG晶体管中的底栅结构的结构的界面附近的空穴俘获的空穴陷阱层的实施例中，PDG的底栅界面附近的空穴俘获点的存在和分别地对PDG晶体管的两个栅极施加偏压的能本文档来自技高网...
【技术保护点】
一种适合于用作存储单元的半导体器件，包括：半导体主体，其具有顶面和底面；顶栅电介质，其覆盖所述半导体主体顶面；导电顶栅电极，其覆盖所述顶栅电介质；底栅电介质，其在所述半导体主体底面下面；导电底栅电极，其在所述底栅电介质下面；以及电荷俘获层，其包括多个浅电荷陷阱，覆盖所述半导体主体的顶面或在所述半导体主体的底面的下面。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：TB道，沃恩于西恩，布鲁斯E怀特，
申请(专利权)人：飞思卡尔半导体公司，
类型：发明
国别省市：US[美国]
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