尤其通过平衡晶体管感测一对双信号线上的电压差的电路和方法技术

本发明专利技术涉及一种用于感测一对双信号线上的电压差的电路，所述一对双信号线包括第一信号线(BL)和与第一信号线互补的第二信号线(/BL)，所述电路包括：-一对交叉联接的反相器，所述一对交叉联接的反相器布置于所述第一信号线和第二信号线之间，每个反相器具有上拉晶体管(T1、T2)和下拉晶体管(T3、T4)，所述上拉晶体管或下拉晶体管的源极分别连接至第一拉动电压信号(VHIO)和第二拉动电压信号(VH/IO)，-解码晶体管(T11、T12)，所述解码晶体管具有分别联接至所述第一信号线和第二信号线中的一个的源极和漏极终端，以及由解码控制信号(CSL)控制的栅极，由此当所述解码晶体管被所述解码控制信号打开时，在所述第一信号线和第二信号线之间建立了短路，电流从所述第一拉动电压信号和第二拉动电压信号中的一个流过所述第一信号线和第二信号线，从而在所述第一拉动电压信号和第二拉动电压信号之间产生扰动。

【技术实现步骤摘要】
【国外来华专利技术】尤其通过平衡晶体管感测一对双信号线上的电压差的电路和方法
本专利技术大体涉及半导体电路，比如半导体存储器，例如动态随机存取存储器(DRAM)，更具体而言，涉及用于感测一对双信号线上的电压差的电路，比如用于感测和放大存储于存储器单元阵列的多个存储器单元中的数据的读出放大器。
技术介绍
基本上，DRAM是以二进制形式(例如，“1”或“0”)在大量单元中存储数据的集成电路。数据作为位于单元内的电容上的电荷存储在单元中。一般而言，高逻辑电平通常等于电源电压，并且低逻辑电平通常等于地电位。传统DRAM的单元以阵列进行布置，使得单个单元可以被寻址和访问。阵列可以被认为是单元的行和列。每行包括字线，字线将行上的单元与公共控制信号互联。类似地，每列包括位线，位线在每行中联结至最多一个单元。因此，字线和位线可以得到控制，以便单独地访问阵列的每个单元。为了读出单元的数据，通过选择与该单元相关的字线来访问单元的电容。与用于所选单元的位线成对的互补位线被平衡至平衡电压。该平衡电压(Veq)一般在高Vdd逻辑电平和低Vss(一般是地电位)逻辑电平中间。因此，传统上，位线被平衡至电源电压的一半，Vdd/2。当字线对于所选单元而被激活时，所选单元的电容将存储的电压放电至位线上，从而改变位线上的电压。差分放大器(传统上被称为读出放大器)因此被用来检测和放大位线对上的电压差。图1显示了传统的读出放大器电路，其包括十个以体硅CMOS技术制造的晶体管T1-T10。读出放大器包括一对交叉联接的反相器，其布置于第一位线BL和与第一位线互补的第二位线/BL之间：-第一CMOS反相器，其具有连接至位线BL的输出以及连接至互补位线/BL的输入，-第二CMOS反相器，其具有连接至互补位线/BL的输出以及连接至位线BL的输入。每个CMOS反相器包括：-上拉晶体管T1、T2，其具有漏极和源极，以及-下拉晶体管T3、T4，其具有漏极和源极，每个CMOS反相器的上拉晶体管T1、T2和下拉晶体管T3、T4具有共有的漏极。下拉晶体管T3、T4的源极连接至脚踏开关晶体管T5，开关晶体管T5自身连接到提供低电源电压VL的下拉电压源，低电源电压VL通常处于被称为地电位GND的低电压电平VBLL，并且下拉晶体管T3、T4的源极由脚踏开关控制信号“感测”控制。低电源电压VL电源的地电位电平被用作对于在读出放大器中的其他电压电平的参考。在由图1所示的电路中，脚踏开关晶体管T40是N-MOS晶体管。当脚踏开关控制信号“感测”为高时，脚踏开关晶体管T5导通，并且地电位电压被传送至下拉晶体管T3、T4的共有源结点。当脚踏开关控制信号“感测”为低时，脚踏开关晶体管T5关断，并且下拉晶体管T3、T4的共有源结点未被下拉。上拉晶体管T21、T22的源极连接至上拉电压源，上拉电压源提供高电源电压VH，高电源电压VH通常处于高电压电平，比如VDD。读出放大器进一步包括平衡晶体管T6，其源极/漏极终端分别联接至位线BL、/BL中的一个，并且其栅极由平衡控制信号控制。图1所示电路的平衡晶体管T50是N-MOS类型的晶体管。读出放大器进一步包括一对专用预充电晶体管T7、T8，其分别联接至位线BL和互补位线/BL，并且布置为将位线BL、/BL预充电至预充电电压，该预充电电压通常处于高电源电压VH和低电源电压VL之间的平均值。因为低电源电压VL的低电压电平GND被用作对于其他电压的参考而且高电源电压VH和低电源电压VLs因此通常分别处于其高电压电平和低电压电平，所以该平均值通常是高电源电压VH电源的高值的一半，即VH/2。预充电控制信号ρPCH施加到所述预充电晶体管T61、T62的栅极。读出放大器进一步包括两个专用解码晶体管T9、T10，其栅极由解码控制信号CSL控制。每个解码晶体管T9、T10将位线BL、/BL中的一个连接至全局位线IO、/IO(也被称为输入输出线)。解码晶体管T9、T10用于在位线BL、/BL和全局位线IO、/IO之间传输数据。尽管读出放大器在技术上是必要的，但是从经济的视角来看，读出放大器可以被认为是存储器阵列的服务电路，并且因此被认为是增加整个电路的面积并且从而也增加其制造成本的开销。因此，为了最小化这种读出放大器的面积消耗而做出了不懈的努力。
技术实现思路
本专利技术旨在提出一种用于感测一对双信号线上的电压差的简化电路。为此，本专利技术根据其第一方面提出一种用于感测一对双信号线上的电压差的电路，所述一对双信号线包括第一信号线(BL)和与所述第一信号线互补的第二信号线(/BL)，所述电路包括-一对交叉联接的反相器，所述一对交叉联接的反相器布置于所述第一信号线和第二信号线之间，每个反相器具有上拉晶体管(T1、T2)和下拉晶体管(T3、T4)，所述上拉晶体管或下拉晶体管的源极分别连接至第一拉动电压信号(VHIO)和第二拉动电压信号(VH/IO)，-解码晶体管(T11、T12)，所述解码晶体管具有分别联接至所述第一信号线和第二信号线中的一个的源极和漏极终端，以及由解码控制信号(CSL)控制的栅极，由此当所述解码晶体管被所述解码控制信号打开时，在所述第一信号线和第二信号线之间建立了短路，电流从所述第一拉动电压信号和第二拉动电压信号中的一个流过所述第一信号线和第二信号线，从而在所述第一拉动电压信号和第二拉动电压信号之间产生扰动。该电路的其他优选但非限制性的方面如下：-所述上拉晶体管的源极连接至所述第一上拉电压信号和第二上拉电压信号；-其进一步包括脚踏开关晶体管，所述脚踏开关晶体管在所述下拉晶体管的源极和下拉电压源之间插入，所述脚踏开关晶体管由感测信号控制；-所述解码晶体管、上拉晶体管和下拉晶体管是双栅极晶体管；-其制作于绝缘体上半导体衬底上，所述绝缘体上半导体衬底包括通过绝缘层与衬底分开的半导体材料的薄层，并且所述双栅极晶体管每个包括第一栅极和第二栅极，其中的一个栅极是形成于所述绝缘层下的衬底中的背栅；-所述解码晶体管具有第一栅极和第二栅极，所述第一栅极由解码控制信号控制，所述第二栅极由平衡控制信号控制；-所述解码晶体管的第一栅极是背栅；-所述第一信号线和第二信号线是存储器单元阵列的位线。根据另一个方面，本专利技术涉及半导体存储器，其包括至少一个存储器单元的阵列以及至少一个根据本专利技术的第一方面的电路。根据又一个方面，本专利技术涉及一种用于感测一对双信号线上的电压差的方法的操作方法，所述一对双信号线包括第一信号线和与所述第一信号线互补的第二信号线，所述方法包括打开根据本专利技术的第一方面的电路中的解码晶体管的步骤，以及使用电流读出放大器或者电压读出放大器感测在所述拉动电压信号之间的电流差或电压差的步骤。附图说明在阅读下面的本专利技术的优选实施方式的具体描述之后，本专利技术的其他方面、目标和优点将会变得更明显，本专利技术的优选实施方式通过示例的方式并且参考所附附图给出，其中：-图1(上文已描述)显示关于传统的读出放大器电路；-图2显示根据本专利技术的可能实施方式的电路；-图3显示如申请人之前提出的没有专用预充电晶体管的具有双栅极晶体管的读出放大器；-图4显示根据基于图3的设计的本专利技术的另一种实施方式的电路；-图5显示根据本专利技术的又一种实施方式的电路。在这些附图上，功能相似的晶体管具有相同的附图标记。具体实施方式在本专利技术本文档来自技高网...

【技术保护点】
一种用于感测一对双信号线上的电压差的电路，所述一对双信号线包括第一信号线(BL)和与所述第一信号线互补的第二信号线(/BL)，所述电路包括：‑一对交叉联接的反相器，所述一对交叉联接的反相器布置于所述第一信号线和第二信号线之间，每个反相器具有上拉晶体管(T1、T2)和下拉晶体管(T3、T4)，所述上拉晶体管或下拉晶体管的源极分别连接至第一拉动电压信号(VHIO)和第二拉动电压信号(VH/IO)，‑解码晶体管(T11、T12)，所述解码晶体管具有分别联接至所述第一信号线和第二信号线中的一个的源极和漏极终端，以及由解码控制信号(CSL)控制的栅极，由此当所述解码晶体管被所述解码控制信号打开时，在所述第一信号线和第二信号线之间建立了短路，电流从所述第一拉动电压信号和第二拉动电压信号中的一个流过所述第一信号线和第二信号线，从而在所述第一拉动电压信号和第二拉动电压信号之间产生扰动。

【技术特征摘要】
【国外来华专利技术】2012.01.16 FR 12503981.一种用于感测一对双信号线上的电压差的电路，所述一对双信号线包括第一信号线(BL)和与所述第一信号线互补的第二信号线(/BL)，所述电路包括：-一对交叉联接的反相器，所述一对交叉联接的反相器布置于所述第一信号线和第二信号线之间，每个反相器具有上拉晶体管(T1、T2)和下拉晶体管(T3、T4)，所述上拉晶体管或下拉晶体管的源极分别连接至第一拉动电压信号(VHIO)和第二拉动电压信号(VH/IO)，-解码晶体管(T11、T12)，所述解码晶体管具有分别联接至所述第一信号线和第二信号线中的一个的源极和漏极终端，以及由解码控制信号(CSL)控制的栅极，由此当所述解码晶体管被所述解码控制信号打开时，在所述第一信号线和第二信号线之间建立了短路，电流从所述第一拉动电压信号和第二拉动电压信号中的一个流过所述第一信号线和第二信号线，从而在所述第一拉动电压信号和第二拉动电压信号之间产生扰动，其中所述解码晶体管、上拉晶体管和下拉晶体管是双栅极晶体管。2.根据权利要求1所述的电路，其中第一拉动电压信号和第二拉动电压信号是第一上拉电压信号和第二上拉电压信号，并且所述上拉晶体管的源极连接至所述第一上拉电压信号和第二上拉电压信号。3.根据权利要求2所述的电路，进一步包括脚踏开关晶体管，所述脚踏开关晶体管在所述下拉晶体管的源极和下拉电压源之间插入，所述脚踏...

【专利技术属性】
技术研发人员：R·费兰特，R·休斯，
申请(专利权)人：SOITEC公司，
类型：发明
国别省市：法国;FR