嵌入式晶体管制造技术

提供了用于诸如DRAM存储单元的电子器件的嵌入式晶体管及其制造方法。沟槽形成在衬底中，并且栅极介电层和栅电极形成在衬底的沟槽中，源极区域/漏极区域形成在沟槽的相对侧上的衬底中。在实施例中，源极区域/漏极区域中的一个连接至存储节点，源极区域/漏极区域中另一个连接至位线。在该实施例中，栅电极可以连接至字线以形成DRAM存储单元。

【技术实现步骤摘要】
嵌入式晶体管
本专利技术一般地涉及半导体领域，更具体地来说，涉及嵌入式晶体管。
技术介绍
通常，互补金属氧化物半导体(CMOS)晶体管包括栅电极和栅极介电层，该栅电极和栅极介电层形成在衬底(通常为硅半导体衬底)上方。通过向衬底注入N型或P型杂质，在栅电极的相对侧形成轻掺杂漏极。氧化物衬垫和一个或多个注入掩模(通常被称为隔离件)形成为与栅电极相邻，并实施额外的注入以完成源极区域/漏极区域。然后，流过源极区域/漏极区域的电流可以通过控制施加给栅电极的电压电平来控制。CMOS晶体管尺寸的减小在过去几十年中提供了不断提高的速度、性能、电路密度和每单位功能器件的成本。随着传统块状MOSFET的栅极长度的减小，源极和漏极越来越多地与沟道相互影响，并且增加对沟道电位的影响。从而，具有较短栅极长度的晶体管经受与栅极无法充分控制沟道的导通和截止状态相关的问题。
技术实现思路
为了解决现有技术中所存在的缺陷，根据本专利技术的一方面，提供了一种方法，包括提供衬底，所述衬底具有第一组沟槽和第二组沟槽；在所述第一组沟槽中形成介电材料；沿着所述第二组沟槽的侧壁和底部形成栅极介电层；在所述第二组沟槽中的 所述栅极介电层的上方形成栅电极；以及在所述第二组沟槽的相对侧上的所述衬底中形成源极区域 /漏极区域。在该方法中，所述栅电极在所述衬底的上表面的下方凹进。在该方法中，形成所述栅极介电层和形成所述栅电极包括沿着所述第二组沟槽的侧壁以及沿着所述第二组沟槽的底部，在所述衬底的所述上表面的上方沉积栅极介电层；在所述栅极介电层的上方沉积栅电极材料；以及使栅电极材料凹进，使得所述栅电极材料的最上表面低于所述衬底的最上表面。该方法还包括在使所述栅电极材料凹进之后，在所述栅电极材料的上方形成介电材料，以及对所述介电材料的表面进行平整化，使得所述表面与所述衬底的顶面共面。在该方法中，所述栅极介电层沿着所述第二组沟槽的底部与沿着所述第二组沟槽的侧壁具有不同厚度。该方法还包括形成电容器，将所述电容器电连接至所述源极区域/漏极区域中的一个。根据本专利技术的另一方面，提供了一种方法，包括提供衬底；在所述衬底中形成多个沟槽；利用第一介电材料填充所述衬底中的所述多个沟槽；从所述多个沟槽中选择的沟槽中去除所述第一介电材料的至少一部分；沿着从所述多个沟槽中选择的沟槽的底部和侧壁形成栅极介电层；沿着从所述多个沟槽中选择的沟槽的底部，在所述栅极介电层的上方形成栅电极；以及沿着与所述沟槽中选择的沟槽相邻的衬底的表面形成源极区域/漏极区域。该方法还包括在所述栅电极的顶面的上方形成第二介电材料。在该方法中，形成所述栅极介电层包括以使所述栅极介电层沿着底部具有第一厚度以及沿着侧壁具有第二厚度的方式形成栅极介电层，所述第一厚度不同于所述第二厚度。在该方法中，形成栅电极包括利用栅电极材料填充从所述多个沟槽中选择的沟槽；对所述栅电极材料的表面进行平整化；以及在从所述多个沟槽中选择的沟槽内使所述栅电极材料凹进。该方法还包括在所述栅电极的上方形成第二介电层，所述第二介电层的上表面与所述衬底的上表面共面。该方法还包括形成电容器，所述电容器电连接至所述源极区域/漏极区域中的一个，所述源极区域/漏极区域中的一个与从所述多个沟槽中选择的沟槽的至少一个邻近。该方法还包括将位线电连接至所述源极区域/漏极区域中的另一个，所述源极区域/漏极区域中的另一个与从所述多个沟槽中选择的沟槽的至少一个邻近。根据本专利技术的又一方面，提供了一种器件，包括衬底；第一凹槽和第二凹槽，位于所述衬底中，所述第一凹槽和所述第二凹槽具有第一深度；介电材料，位于所述第一凹槽中；栅极介电层，沿着所述第二凹槽的侧壁和底部；栅电极，位于所述栅极介电层的上方， 所述栅电极具有位于所述衬底的最上表面下方的顶面；以及源极区域/漏极区域，位于所述第二凹槽的相对侧上的所述衬底中。该器件还包括存储节点，电连接所述源极区域/漏极区域中的一个。在该器件中，所述存储节点包括金属-绝缘体-金属(MIM)电容器。该器件还包括位线，电连接至所述源极区域/漏极区域中的一个。 在该器件中，所述栅电极电连接至字线。在该器件中，所述第一凹槽的宽度不同于所述第二凹槽的宽度。在该器件中，所述第一深度在大约1000人和大约4000人之间。附图说明为了更好地理解本专利技术及其优点，现在，将结合附图进行以下描述作为参考，其中图1至图8示出了根据实施例的制造嵌入式晶体管过程中的各个中间阶段；图9示出了根据实施例的利用嵌入式晶体管的存储单元的平面图；以及图1OA和图1OB是图9所示存储单元的截面图。具体实施方式以下详细讨论实施例 的制造和使用。然而，应该理解，本专利技术提供了许多可以在各种具体环境中实现的可应用的专利技术概念。所讨论的具体实施例仅仅是制造和使用本专利技术的具体方式，而不限制本专利技术的范围。在本专利技术的各个附图和所示实施例中，类似的参考标号用于指定类似的元件。首先，参照图1，衬底110设置有形成在其上的第一图案化掩模112。衬底110可以包括任何半导体材料，并且可以包括已知结构(例如，包括分级层或埋入氧化物)。在一个实施例中，衬底110包括体硅，其可以不掺杂或掺杂(例如，P型、η型或它们的组合)。可以使用其他适合于半导体器件形成的材料。然而，在实施例中，衬底110为体硅。将第一图案化掩模112形成为对下面的材料(诸如下面的衬底110)进行图案化。 在实施例中，第一图案化掩模112包括已经被遮蔽、曝光和显影的光刻胶材料。通常，对光刻胶材料进行沉积、照射(曝光)并显影以去除光刻胶材料的一部分，从而限定如图1所示的图案。剩余的光刻胶材料保护下面的材料免受后续工艺步骤(诸如蚀刻)的影响。在图1中还出了为任选硬掩模114。硬掩模114是保护层，以防止下面的结构(诸如衬底110)在蚀刻工艺期间被去除。在一些情况下，由于将要图案化的材料、蚀刻工艺的持续时间、所使用蚀刻剂的类型等而期望除第一图案化掩模112之外的掩模。在衬底110 为硅衬底的实施例中，一个这样的适当硬掩模114包括诸如氧化硅层的氧化物层以及诸如氮化硅(Si3N4)层的上覆氮化物层。氧化物层可以通过任何氧化工艺(诸如在包括氧化物、 Η20、NO或它们的组合的环境中的湿式或干式热氧化)或者使用四乙基原硅酸盐(TEOS)和氧作为前体通过化学汽相沉积(CVD)技术来形成。例如，氧化物层还可以在02、!120、勵、它们的组合等的周围环境中通过原位水汽生成(in-situ steam generation, ISSG)工艺来形成。在实施例中，氧化物层的厚度为大约50 A至大约100人。可以使用将硅烷和氨用作前体气体的CVD技术来形成氮化物层。可以使用CHF3等离子体来图案化氮化物层，并且可以使用CF4等离子体来图案化氧化物层。本领域的技术人员应该意识到，其他掩模材料和/或结构可以用于形成第一图案化掩模112和硬掩模114中的任一个或两个。例如，可以使用其他材料、单层、三层或更多层等。在可选实施例中，硬掩模可以包括单个氮化硅层而没有下面的氧化物层。图2示出了根据实施例的在图案化衬底之后的衬底110。衬底110可以通过实施一个或多个蚀刻步骤来图案化，从而形成沟槽216i至2165(统称为沟槽216)，沟槽具有夹置在沟槽216中的相邻沟槽之间的鳍218。例如本文档来自技高网...

【技术保护点】
一种方法，包括：提供衬底，所述衬底具有第一组沟槽和第二组沟槽；在所述第一组沟槽中形成介电材料；沿着所述第二组沟槽的侧壁和底部形成栅极介电层；在所述第二组沟槽中的所述栅极介电层的上方形成栅电极；以及在所述第二组沟槽的相对侧上的所述衬底中形成源极区域/漏极区域。

【技术特征摘要】
2011.10.13 US 13/273,0121.一种方法，包括 提供衬底，所述衬底具有第一组沟槽和第二组沟槽； 在所述第一组沟槽中形成介电材料； 沿着所述第二组沟槽的侧壁和底部形成栅极介电层； 在所述第二组沟槽中的所述栅极介电层的上方形成栅电极；以及 在所述第二组沟槽的相对侧上的所述衬底中形成源极区域/漏极区域。2.根据权利要求1所述的方法，其中，所述栅电极在所述衬底的上表面的下方凹进。3.根据权利要求1所述的方法，其中，形成所述栅极介电层和形成所述栅电极包括 沿着所述第二组沟槽的侧壁以及沿着所述第二组沟槽的底部，在所述衬底的所述上表面的上方沉积栅极介电层； 在所述栅极介电层的上方沉积栅电极材料；以及 使栅电极材料凹进，使得所述栅电极材料的最上表面低于所述衬底的最上表面。4.根据权利要求3所述的方法，还包括在使所述栅电极材料凹进之后，在所述栅电极材料的上方形成介电材料，以及对所述介电材料的表面进行平整化，使得所述表面与所述衬底的顶面共面。5.根据权利要求1所述的方法，其中，所述栅极介电层沿着所述第二组沟槽的底部与沿着所述第二组沟槽的侧壁具有不同厚度。6.根据权利要求1所述的方...

【专利技术属性】
技术研发人员：丁裕伟，黄国钦，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：