嵌入式晶体管制造技术

提供了用于诸如DRAM存储单元的电子器件的嵌入式晶体管及其制造方法。沟槽形成在衬底中，并且栅极介电层和栅电极形成在衬底的沟槽中，源极区域/漏极区域形成在沟槽的相对侧上的衬底中。在实施例中，源极区域/漏极区域中的一个连接至存储节点，源极区域/漏极区域中另一个连接至位线。在该实施例中，栅电极可以连接至字线以形成DRAM存储单元。

【技术实现步骤摘要】
嵌入式晶体管
本专利技术一般地涉及半导体领域，更具体地来说，涉及嵌入式晶体管。
技术介绍
通常，互补金属氧化物半导体(CMOS)晶体管包括栅电极和栅极介电层，该栅电极和栅极介电层形成在衬底(通常为硅半导体衬底)上方。通过向衬底注入N型或P型杂质，在栅电极的相对侧形成轻掺杂漏极。氧化物衬垫和一个或多个注入掩模(通常被称为隔离件)形成为与栅电极相邻，并实施额外的注入以完成源极区域/漏极区域。然后，流过源极区域/漏极区域的电流可以通过控制施加给栅电极的电压电平来控制。CMOS晶体管尺寸的减小在过去几十年中提供了不断提高的速度、性能、电路密度和每单位功能器件的成本。随着传统块状MOSFET的栅极长度的减小，源极和漏极越来越多地与沟道相互影响，并且增加对沟道电位的影响。从而，具有较短栅极长度的晶体管经受与栅极无法充分控制沟道的导通和截止状态相关的问题。
技术实现思路
为了解决现有技术中所存在的缺陷，根据本专利技术的一方面，提供了一种方法，包括提供衬底，所述衬底具有第一组沟槽和第二组沟槽；在所述第一组沟槽中形成介电材料；沿着所述第二组沟槽的侧壁和底部形成栅极介电层；在所述第二组沟槽中的 所述栅极介电本文档来自技高网...

【技术保护点】
一种方法，包括：提供衬底，所述衬底具有第一组沟槽和第二组沟槽；在所述第一组沟槽中形成介电材料；沿着所述第二组沟槽的侧壁和底部形成栅极介电层；在所述第二组沟槽中的所述栅极介电层的上方形成栅电极；以及在所述第二组沟槽的相对侧上的所述衬底中形成源极区域/漏极区域。

【技术特征摘要】
2011.10.13 US 13/273,0121.一种方法，包括 提供衬底，所述衬底具有第一组沟槽和第二组沟槽； 在所述第一组沟槽中形成介电材料； 沿着所述第二组沟槽的侧壁和底部形成栅极介电层； 在所述第二组沟槽中的所述栅极介电层的上方形成栅电极；以及 在所述第二组沟槽的相对侧上的所述衬底中形成源极区域/漏极区域。2.根据权利要求1所述的方法，其中，所述栅电极在所述衬底的上表面的下方凹进。3.根据权利要求1所述的方法，其中，形成所述栅极介电层和形成所述栅电极包括 沿着所述第二组沟槽的侧壁以及沿着所述第二组沟槽的底部，在所述衬底的所述上表面的上方沉积栅极介电层； 在所述栅极介电层的上方沉积栅电极材料；以及 使栅电极材料凹进，使得所述栅电极材料的最上表面低于所述衬底的最上表面。4.根据权利要求3所述的方法，还包括在使所述栅电极材料凹进之后，在所述栅电极材料的上方形成介电材料，以及对所述介电材料的表面进行平整化，使得所述表面与所述衬底的顶面共面。5.根据权利要求1所述的方法，其中，所述栅极介电层沿着所述第二组沟槽的底部与沿着所述第二组沟槽的侧壁具有不同厚度。6.根据权利要求1所述的方...

【专利技术属性】
技术研发人员：丁裕伟，黄国钦，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：