用于制造半导体晶体管结构的方法技术

提供一种用于制造半导体晶体管结构的方法。该方法包括提供具有水平主表面(15)的半导体本体（40）。形成从水平主表面（15）延伸到半导体本体(40)中的垂直沟槽（19a）。在垂直沟槽（19a）的下面的片段中构造场氧化物（7）和场板(13a)。用HDP氧化物（8）填充垂直沟槽(19a)。通过等离子体刻蚀从垂直沟槽（19a）的上面的片段中除去HDP氧化物（8）。在垂直沟槽（19a）的上面的片段中构造绝缘栅电极（14,9）。

【技术实现步骤摘要】

本专利技术涉及一种、尤其是一种用于制造具有埋入式绝缘场板的场效应晶体管结构的方法。
技术介绍
在机动车辆、消费品和工业应用中的现代装置的许多功能——比如电能转换、电动机或电机的操控以及例如在HiFi音频放大电路中信号的调制或放大——基于半导体晶体管、尤其是场效应晶体管(FET)Jn MOSFET (金属氧化物半导体场效应晶体管)和IGBT (绝缘栅双极晶体管)。在这些器件的情况下，充当晶体管的控制电极的是与半导体本体绝缘的栅电极，该栅电极(Gatterelektrode)在下面亦称栅电极(Gateelektrode )。除了晶体管的栅电极与两个其他接线端子一MOSFET的源电极与漏电极或IGBT的发射电极与集电极——之间的电容以外，晶体管的截止能力也是一个重要的运行参数。为了在导通电阻Ron相同的情况下提高截止能力，可以使用埋入式绝缘场板。此外，通过埋入式绝缘场板，还可以减小晶体管的栅极一漏极电容。另一方面，在栅电极与场板之间存在附加的电容，该电容形成栅极接线端子与源极接线端子之间的电容的一部分，因为通常还给场板施加源极电势。栅电极与场板之间的绝缘层的集成厚度和介电常数影响该附加的电容，并且因此影响栅极接线 端子与源极接线端子之间的电容。晶体管的开关行为基本上由栅极一漏极电容和栅极一源极电容来确定。栅极一漏极电容尤其是影响该器件的开关速度，并且因此影响流经器件的电流或在器件上下降的电压的开关边沿的陡度。晶体管器件的栅极一漏极电容例如取决于器件的栅电极和漂移区域或泄漏区域彼此重叠的面积以及取决于栅电极与漂移区域之间的栅极氧化物的介电常数和厚度。通常，栅极氧化物和栅电极与场板之间的氧化物在共同的氧化过程中生成。在此，尤其是在薄的栅极氧化物情况下，绝缘栅电极与场板之间的附加电容可能变为相对大。在快速的开关过程中，该附加电容可能导致MOSFET的不期望的再次接通，所通过的方式是经由漏极电势将场板充电为正的并且然后经由附加电容同样将栅电极充电为正的。与此相联系的再次接通导致功率损耗并且减小栅极一源极电容的效率。
技术实现思路
鉴于上面所述，本专利技术提出一种根据权利要求1所述的以及一种根据权利要求18所述的。根据一个实施方式，提供了一种。该方法包括提供具有水平主表面的半导体本体。形成从水平主表面延伸到半导体本体中的垂直沟槽。在垂直沟槽中构造第一介电层。在垂直沟槽的第一介电层上构造第一导电区域，使得第一导电区域从水平主表面退回。用第二介电层填充垂直沟槽，所述第二介电层覆盖第一导电区域。从垂直沟槽的上面的片段中除去该第一介电层和第二介电层，以便在垂直沟槽的侧壁处露出半导体本体，其中第一导电区域保持被第二介电层覆盖。根据另一实施方式，提出一种。该方法包括提供具有水平主表面的半导体本体。形成从水平主表面延伸到半导体本体中的垂直沟槽。在垂直沟槽的下面的片段中构造场氧化物和场板。用HDP氧化物填充垂直沟槽。通过等离子体刻蚀，从垂直沟槽的上面的片段中除去HDP氧化物。在垂直沟槽的上面的片段中构造绝缘栅极。在等离子体刻蚀以前，通常通过平坦化将场氧化物和HDP氧化物从水平主表面中除去。此外，通过等离子体刻蚀还从垂直沟槽的上面的片段中除去场氧化物，以便在上面的片段中的垂直沟槽的侧壁处露出半导体本体以用于形成栅极氧化物。本专利技术的另外的有利扩展方案、细节、方面和特征从从属权利要求、说明书以及附图中得出。附图说明附解说明了实施方式并且与具体实施方式一起用于阐述实施方式的原理。附图不是成比例的，并且用于说明目的。附图的元素不一定是相对于彼此比例正确的。为清楚起见，只要不另行说明，给不同附图中的相同元素或制造步骤配备相同的附图标记。图1至8以穿过半导体本体的示意性纵截面解说明了根据一个或多个实施方式的用于制造垂直半导体器件的方法步骤。具体实施例方式在下面的详述中参考任意附图，这些附图构成本说明书的一部分并且其中作为图解说明示出了可以实践本专利技术的特定实施方式。鉴于此，来自方向术语的用语——比如“上侧”、“下侧”、“前侧”、“背侧”、“前面的”、“后面的”等等一一参考所述附图的取向来使用。由于实施方式的部件可能以一系列不同取向定位，因此这些方向术语用于图示目的，并且绝不是限制性的。应当理解，可以采用其他实施方式和进行结构或逻辑改变，而不偏离本专利技术的保护范围。因此，下面的 详述不应以限制性意义来理解。现在详细地参考不同实施方式,其中在附图中示出一个或多个示例。每个示例用于阐述并且将不是对本专利技术的限制。例如，作为实施方式的一部分所示或所述的特征可以与其他实施方式结合使用，以便得出又一实施方式。意图是，本专利技术包含这样的修改和变型。这些示例在使用特定语言的情况下描述，这些语言不应被解释为限制所附权利要求的保护范围。比如前面所使用的表达“水平的”应描述与半导体衬底或半导体本体的第一主表面或水平主表面基本上平行的取向。这例如可以是晶片或芯片的表面。比如前面所使用的表达“垂直的”应描述被布置为与水平的主表面基本上垂直的取向，即与半导体衬底或半导体本体的水平主表面的法向平行的取向。下面将η掺杂称为第一导通类型，而将P掺杂称为第二导通类型。η掺杂区域和ρ掺杂区域的多数载流子是电子或空穴。在本说明书中，将负电荷类型称为第一电荷类型，而将正电荷类型称为第二电荷类型。当然，也可以构造具有相反掺杂的半导体元件，从而第一导通类型可以是P掺杂的并且第二导通类型可以是η掺杂的。因此，第一电荷类型也可以表示空穴的电荷类型。此外，一些附图通过在掺杂类型处列举的符号“一”或“ + ”来说明相对掺杂浓度。例如，“η I是指比“η”掺杂区域的掺杂浓度小的掺杂浓度，而“η_”掺杂区域具有比“η”掺杂区域更大的掺杂浓度。但是只要没有另行说明，对相对掺杂浓度的说明不是指具有相同掺杂浓度的掺杂区域一定具有相同的绝对掺杂浓度。例如，两个不同的“η+”区域具有不同的绝对掺杂浓度。相同的道理例如适用于η+和ρ+区域。在此所述的实施方式涉及具有埋入式绝缘场板的场效应晶体管、尤其是具有布置在垂直沟槽中的场板和与该场板绝缘的布置在其上的栅电极的场效应晶体管。比如前面使用的表达“场效应”应描述通过电场促成的、第一导通类型的导通“沟道”的构成和/或电导率的控制和/或第二导通类型的半导体区域(通常为第二导通类型的本体区域)中的沟道的形状。由于场效应，在MSFET的情况下通过电场构成和/或控制穿过如下沟道区域的单极电流路径，所述沟道区域在第一导通类型的与源电极欧姆接触的源极区域与第一导通类型的漂移区域之间。该漂移区域与第一导通类型的漏极区域欧姆接触，该漏极区域与漏电极欧姆接触。在栅电极与源电极之间不施加外部电压的情况下，源电极与漏电极之间的电流路径在以正常方式关断的场效应器件的情况下通过半导体器件被中断，或者具有至少一个高电阻。在IGBT的情况下，发射极区域对应于MOSFET的源极区域。此外，在IGBT的情况下，在漂移区域与集电极之间替代于漏电极而布置另一 Pn结，该ρη结可以形成在第二导通类型的集电极区域(替代于漏极区域)与漂移区域之间。比如前面所使用的用语“场效应结构”应描述在半导体衬底或者具有栅电极的半导体器件中构造的用于在沟道区域中构造和/或形成导通的反型沟道——下面亦称沟道——的结构。栅电极通过介电本文档来自技高网...

【技术保护点】
一种用于制造半导体晶体管结构（100）的方法，包括：提供具有水平主表面（15）的半导体本体(40);构造从水平主表面（15）延伸到半导体本体(40)中的垂直沟槽(19a)；在垂直沟槽（19a）中构造第一介电层（7）;在垂直沟槽（19a）的第一介电层（7）上构造第一导电区域(13a)，使得第一导电区域（13a）从水平主表面（15）退回;用第二介电层（8）填充垂直沟槽(19a)，所述第二介电层（8）覆盖第一导电区域(13a)；以及从垂直沟槽（19a）的上面的片段中除去该第一介电层（7）和第二介电层（8），以便在垂直沟槽（19a）的侧壁处露出半导体本体，其中第一导电区域（13a）保持被第二介电层（8）覆盖。

【技术特征摘要】
2011.10.11 DE 102011054372.41.一种用于制造半导体晶体管结构(100)的方法，包括 提供具有水平主表面(15)的半导体本体(40); 构造从水平主表面(15)延伸到半导体本体(40)中的垂直沟槽(19a)； 在垂直沟槽(19a)中构造第一介电层(7); 在垂直沟槽(19a)的第一介电层(7)上构造第一导电区域(13a)，使得第一导电区域(13a)从水平主表面(15)退回； 用第二介电层(8)填充垂直沟槽(19a)，所述第二介电层(8)覆盖第一导电区域(13a)；以及 从垂直沟槽(19a)的上面的片段中除去该第一介电层(7)和第二介电层(8)，以便在垂直沟槽(19a)的侧壁处露出半导体本体，其中第一导电区域(13a)保持被第二介电层(8)覆至JHL ο2.根据权利要求1所述的方法，其中垂直沟槽(19a)的填充通过非共形的沉积进行。3.根据权利要求1或2所述的方法，其中垂直沟槽(19a)的填充包括HDP处理。4.根据权利要求1至3之一所述的方法，进一步包括从水平表面(15)除去第一介电层(7)和第二介电层(8)，包括平坦化。5.根据权利要求4所述的方法，其中该平坦化包括氧化物CMP处理。6.根据权利要求4或5所述的方法，进一步包括通过热氧化在半导体本体(40)上构造第一牺牲层以及在平坦化以后除去第一牺牲层。7.根据前述权利要求之一所述的方法，其中除去第一介电层(7)和第二介电层(8)包括等离子体刻蚀处理。8.根据权利要求7所述的方法，进一步包括通过热氧化在侧壁上构造第二牺牲层以及在等离子体刻蚀处理以后除去第二牺牲层。9.根据前述权利要求之一所述的方法，进一步包括在填充垂直沟槽(19a)以前选择性地回蚀第一介电层(7)。10.根据前述权利要求之一所述的方法，其中第一介电层(7)和/或第二介电层(8)被构造为氧化...

【专利技术属性】
技术研发人员：O布兰克，M胡茨勒，
申请(专利权)人：英飞凌科技奥地利有限公司，
类型：发明
国别省市：