本发明专利技术提供一种半导体装置。在闪存中，在使第一以及第二节点（N3、N4）预充电到电源电压（VDD）之后使读出放大器（17）激活，将在第一以及第二节点（N3、N4）中所显现出的信号保持在寄存器（50）中，通过寄存器（50）的输出信号（OCD1、OCD2）使晶体管（23或24）导通，并将偏移补偿用的恒流源（26或36）与第一或者第二节点（N3或N4）连接。因此，能够通过简单的结构来补偿读出放大器（17）的偏移电压。
【技术实现步骤摘要】
【专利摘要】本专利技术提供一种半导体装置。在闪存中，在使第一以及第二节点（N3、N4）预充电到电源电压（VDD）之后使读出放大器（17）激活，将在第一以及第二节点（N3、N4）中所显现出的信号保持在寄存器（50）中，通过寄存器（50）的输出信号（OCD1、OCD2）使晶体管（23或24）导通，并将偏移补偿用的恒流源（26或36）与第一或者第二节点（N3或N4）连接。因此，能够通过简单的结构来补偿读出放大器（17）的偏移电压。【专利说明】半导体装置
本专利技术涉及半导体装置，能够合适地用于例如具有读出放大器的半导体装置中。
技术介绍
一直以来，在半导体存储装置中设有将从存储单元读取出的微小的电压放大成电源电压的读出放大器。另外，还提出有对读出放大器的偏移电压进行补偿的各种偏移补偿电路。在“M.-F.Chang, S.-J.Shen, C.-C.Liu, C.-ff.ffu, Y.-F.Lin, S.-C.ffu, C.-E.Huang, H.-C.Lai, Y.-C.King, C.-J.Lin, H.- j.Liao, Y.-D.Chih, H.Yamauchi, “An Offset-Tolerant Current-Sampling-Based Sense Amplifier forSub-1OOnA-Cell-Current Nonvolatile Memory，，，IEEE International Solid-StateCircuits Conference, Dig.0f Tech.Papers, pp.206-208，2011” (“一种用于低于 IOOnA 的单元电流的非易失性存储器的基于偏移容忍电流采样的读出放大器”，IEEE国际固态电路会议，科技论文文摘第206-208页，2011”)的偏移补偿电路中，首先，将读出放大器的两个P沟道MOS晶体管进行二极管连接，在两个晶体管中分别流过单元电流以及基准电流，并使两个晶体管的栅极-源极间电压分别保持在两个电容器中。此时，在两个电容器中保持有修正了两个晶体管的阈值电压之差的栅极-源极间电压。接着，使两个晶体管交叉耦合连接而使感测动作开始。另外，在日本特开2011-175689号公报的偏移补偿电路中，在两条数据总线之间连接有读出放大器。在将两条数据总线预充电到规定电压后，将一条数据总线的电荷分配给电容器而使数据总线的电压降低，并将读出放大器激活来存储读出数据信号。将该动作针对每条数据总线通过按多阶段改变电容器的容量值来进行。基于所存储的多个读出数据信号来确定在读出动作时与数据总线连接的电容器的容量值。在上述非专利文献中，由于每当读出动作时就会对两个电容器充电，所以具有读出速度变慢的问题。另外，在日本特开2011-175689号公报中，由于针对每条数据总线通过按多阶段改变电容器的容量值来存储读出数据信号，并基于所存储的多个读出数据信号来确定电容器的容量值，所以具有结构复杂的问题。
技术实现思路
根据一个实施方式，通过本申请的半导体装置，在将第一节点以及第二节点预充电为相同电压之后将读出放大器激活，并基于此时的读出放大器的输出信号来使第一节点或第二节点的电压降低。根据这一实施方式,能够以简单的结构来谋求读出速度的高速化。本专利技术的上述及其他目的、特征、具体情况以及优点能够从联系附图来理解的关于本专利技术的如下具体说明中得以明确。【专利附图】【附图说明】图1是表示本申请第一实施方式的微控制器芯片的结构的框图。图2是表示图1所示的存储阵列的结构的电路框图。图3是表示图2所示的子阵列以及读出放大器带的主要部分的电路图。图4是用于说明图3所示的读出放大器的偏移电压及其补偿方法的时序图。图5是表示图1所示的微控制器芯片中的电源投入后的芯片初始化顺序的时序图。图6是表示图3所示的闪存的偏移感测动作以及读出动作的时序图。图7是表示在本申请第二实施方式的微控制器芯片中所包含的闪存的主要部分的电路图。图8是表示图7所示的闪存的偏移感测动作以及读出动作的时序图。图9是表示在本申请第三实施方式的微控制器芯片中所包含的闪存的主要部分的电路图。图10是表示图9所示的闪存的偏移感测动作以及读出动作的时序图。图11是表示在本申请第四实施方式的微控制器芯片中所包含的闪存的主要部分的电路图。图12是表示图11所示的闪存的偏移感测动作以及读出动作的时序图。图13是表示在本申请第五实施方式的微控制器芯片中所包含的闪存的主要部分的电路图。图14是表示图13所示的闪存的偏移感测动作以及读出动作的时序图。图15是表示图13所示的闪存的偏移感测动作以及读出动作的其他时序图。【具体实施方式】第一实施方式本申请的适用范围并不限定于特定的存储器，也能够适用于非易失性存储器、易失性存储器、通用存储器、混载存储器中的任一种，并且不限定于特定的存储单元结构。在此，作为一个示例对将本申请适用于针对具有分栅型存储单元的微控制器的混载非易失性闪存中的情况进行说明。如图1所述,本申请第一实施方式的微控制器芯片I具有SRAM (Static RandomAccess Memory ;静态随机存储器)2、CPU (Central Processing Unit ;中央处理单兀)3、高速CPU总线4、以及I/F (interface ;接口)电路5、9。另外，该微控制器芯片I具有总线桥接器6、闪存7、8、改写控制电路10、以及周边总线11。SRAM2以及闪存7存储数据。闪存8存储程序。SRAM2和CPU3通过高速CPU总线4而相互连接。改写用的地址信号WA以及数据信号D从CPU3经由高速CPU总线4、总线桥接器6、周边总线11以及改写控制电路10而被供给至闪存7、8。另外，读出用的地址信号RA从CPU3经由高速CPU总线4、总线桥接器6、周边总线11以及ι/F电路9而被供给至闪存7，通过其相反的路径，读出数据信号Q从闪存7被供给至CPU3。另外，读出用的地址信号RA从CPU3经由高速CPU总线4以及Ι/F电路5而被供给至闪存8，通过其相反的路径，构成程序的读出数据信号Q从闪存8被供给至CPU3。另外，微控制器芯片I与中断控制电路12、PLL (phase locked loop ;锁相环)电路13、电源电路14、以及端口部15连接。中断控制电路12响应于外部复位信号RSTB而向芯片I供给内部复位信号RSTN。PLL电路13生成与外部时钟信号CLKE同步的内部时钟信号CLK并将其供给至芯片I。电源电路14基于外部电源电压VCC以及外部接地电压VSS而生成内部电源电压VDD和信号VDDON并将其供给至芯片I。信号VDDON是表示内部电源电压VDD到达了规定电平的信号。端口部15用于在外部与芯片I之间进行地址信号ADD以及数据信号D、Q的收发。另夕卜，闪存7包括存储阵列MA、MG驱动器MD、WL驱动器TO、SL驱动器SD、Y系电路YC、电源开关PS、内部电压产生电路VWG、以及逻辑电路LG。闪存8包括多个(在图中为四个)存储库BI?B4。各存储库B包括两个存储阵列MA、WL驱动器WD、MG驱动器MD、SL驱动器SD、Y系电路YC、电源开关PS、逻辑电路LG、以及输入输出缓冲器10。内部电压产生电路VWG产生改写用本文档来自技高网...
【技术保护点】
一种半导体装置，具有：预充电电路，将第一节点以及第二节点预充电到预定的电压；读出放大器，将所述第一节点以及所述第二节点之间的电压放大，且输出第一信号或者第二信号；偏移感测电路，在偏移感测动作时，通过所述预充电电路使所述第一节点以及所述第二节点预充电到所述预定的电压后，使所述读出放大器激活，并基于所述读出放大器的输出信号来检测所述读出放大器的偏移电压；和偏移补偿电路，基于所述偏移感测电路的检测结果，使通过所述预充电电路而被预充电了的所述第一节点或者所述第二节点的电压变化，补偿所述读出放大器的偏移电压。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：河野隆司，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本;JP
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