具有应力层的存储单元制造技术

本发明专利技术公开了一种存储单元。该存储单元包括ｐ掺杂衬底，在该衬底上具有一对间隔分开的ｎ掺杂区域，所述ｎ掺杂区域形成围绕沟道的源极和漏极。位于沟道上的叠层顺序地包括（ｉ）隧道氧化物层，（ｉｉ）浮栅，（ｉｉｉ）栅极间电介质，以及（ｉｖ）控制栅。多晶硅层位于源极和漏极上。覆盖该叠层的覆盖层包括间隔垫层和前金属沉积层。可选地，接点用于每个接触源极、漏极和硅化物层，并且每个接点具有暴露部分。浅隔离沟槽设置在ｎ掺杂区域周围，该沟槽包括具有至少约２００ＭＰａ的拉伸应力的应力硅氧化物层。在存储单元的操作期间该应力层减少保持在浮栅中的电荷的泄漏。

【技术实现步骤摘要】
【国外来华专利技术】具有应力层的存储单元本申请要求享有在2005年12月13日提交的美国临时专利申请号 60/750,162的优先权，在此引入其全部内容作为参考。
技术介绍
存储器件用于电子元件的内部或外部存储，所述电子元件包括，但不限于 计算机、数码照相机、手机、MP3播放器、个人数字助理(PDA)、视频游 戏控制台和其他器件。存在不同类型的存储器件，包括易失性存储器和非易失 性存储器。易失性存储器件需要稳定的电流以保持其内容，诸如，例如随机存 取存储器(RAM)。非易失性存储器件即使在终止对电子元件的供电时，仍 保持或存储信息。例如，只读存储器(ROM)可保持用于操作电子器件的指 令。EEPROM (电可擦除可编程只读存储器)是一种非易失性只读存储器 (ROM)，可通过将其暴露于电荷下可擦除。EEPROM通常包括许多存储单 元，每个存储单元具有电绝缘浮栅以存储通过编程或擦除操作传输到浮栅或从 其移除的电荷。一种EEPROM是存储单元，其具有能保持电荷的浮栅场效应晶体管，诸 如闪存单元。闪存单元既提供易失性存储器诸如RAM的速度又提供非易失性 ROM的数据保持质量。有优势地，存储单元阵列还可利用单个电流脉冲进行 电擦除或再编程而不是一次电擦除或再编程一个单元。典型的存储阵列包括成 组为可擦除块的大量存储单元。每个存储单元可为通过对浮栅充电的电编程基 础并且存储的电荷可通过擦除操作从浮栅移除。因此，存储单元中的数据通过 浮栅中有无电荷来确定。如图1所示，示例性存储单元20包括衬底22，该衬底包括源极24和漏 极26，以及两者之间的沟道28。隧道氧化层30允许在源极24和漏极26之间 运动的电子移动到保持电荷的浮栅32。栅极间电介质34位于浮栅32之上以 及控制栅36位于栅极间电介质34之上。衬底22通常包括p掺杂硅晶片以及 都是n掺杂区的源极24和漏极26。浮栅32和控制栅36通常由多晶硅形成，并且栅极间电介质34由硅氧化物/硅氮化物/硅氧化物层形成，共同称为O/N/O 栅极。正在开发具有更高存储密度的闪存单元20以增加数据存储容量并减少制 作成本。存储单元20的存储密度和数据存储容量可通过减少该单元的最小特 征尺寸来增加。随着存储单元的特征尺寸减少到小于90nm的更小级别，隧道 氧化物层30的厚度t也相应减小。更薄的隧道氧化物层30允许更低的操 作电压，以用于减少从沟道28通过隧道氧化物层30并到达浮栅32的电子运 动。用于对存储单元20编程的操作电压越低，则单元20的能耗也越低，而这 是期望的。然而，虽然具有更小特征的存储单元20可提供增加的数据存储容量和减 少的能耗，但随着隧道氧化层30变得更薄，单元20的数据保持时间通常不适 宜地减少。数据保持时间是编程的电荷保持在单元20的浮栅32中而没有消失 的持续时间。通常，浮栅32中的电子在一段时间内逐渐从隧道氧化物层30 隧穿返回。单元20的漏电流是在已编程的单元20的存储周期或闲置周期期间 由于电子穿过隧道氧化物层30产生的电流。漏电流最终导致存储在单元20 中的电荷全部放电，这使得存储在单元20中的数据或信息丢失。更薄的隧道 氧化层30中发生的更高的漏电流和增加的电荷隧道效应减少电荷在浮栅中的 保持时间。隧道氧化物层30的厚度减少还降低隧道氧化物的质量从而进一步 增加漏电流的流动。另外，隧道氧化物层30由于经过连续充电和擦除循环， 因此其特性通常随时间降低。虽然更高的存储密度和降低的能耗是期望的，但还期望增加存储单元20 的数据保持时间。例如，已经开发了操作存储单元20的各种方法以减少通过 隧道氧化层30的漏电流同时仍使其厚度最小化。例如，在此引入全部内容作 为参考的授权给Kao的美国专利No.6，580,640公开了一种操作单元20的方法， 其中正电荷放置在单元20的控制栅36上以增加放置在单元20的浮栅32上的 电子的数据保持。正电荷造成浮栅32上的电子远离单元20的隧道氧化层30 移动从而降低漏电流。虽然这是一种可接受的操作方法，但其需要额外的电力 放置正电荷，从而增加单元20的功耗。因此，期望增加存储单元的存储密度和存储容量同时仍提供可接受的数据 保持时间。还期望最小化单元的特征尺寸而没有过量的漏电流。对于节省能源应用而言，使用更少能量的存储单元也是更期望的。附图说明参照以下描述、所附的权利要求和示出本专利技术的实施例的附图，本专利技术的 这些特征和优点将变得更好理解。然而，应当理解每个特征可在本专利技术中普遍 使用，而不仅在特定附图的上下文中，并且本专利技术包括这些特征的任何组合， 其中图1 (现有技术)是包括闪存结构的存储单元的实施方式的横截面侧视图； 图2是包括应力层以减少相邻衬底层的应力的存储单元的实施方式的横 截面侧视图；以及图3是适合用于在衬底上形成应力层的沉积腔室的实施方式的截面图。具体实施方式图2示出包括上覆有多层应力产生层的衬底的存储器件100的示例性实施 方式。本专利技术参照包括具有闪存结构的存储单元110的实施方式的存储器件 100进行说明；然而，本专利技术还可与可存储信息其它类型的存储器件一起使用， 如本领域普通技术人员来说将显而易见的，诸如RAM、 SRAM (静态随机存 取存储器)或DRAM (动态随机存取存储器)结构；因此，本专利技术不应当限 于所示和所述的示例性实施方式。另外，闪存结构还可以是其他结构，包括但 不限于在此所示的这些，诸如具有三阱(triple-well)的结构。而且，应当注 意在此所述的各种层和结构可以任意次序形成在衬底上，以及制造该结构的工 艺不应当限于对该结构进行描述的次序，该次序仅为方便而选择。存储单元110 —般包括p掺杂衬底114，其包括p掺杂硅或其他半导体材 料诸如锗、硅锗、砷化镓或其组合。 一种类型中，衬底114包括上覆P-外延层 116的P^硅晶片。？++硅晶片包括诸如111\族元素的？型元素，例如硼，以浓 度例如，从约1X1(T到约lX10^atoms/cn^掺杂到硅中。上覆F外延层116 包括更低浓度的p型掺杂原子，例如，从约1X10到约lX1017atoms/cm3。 闪存单元结构实质上建立在F外延层116上。一个或多个浅隔离沟槽136形成在衬底上以隔离存储单元20的阵列，其将制造在衬底114上。浅沟槽136通过传统的光刻刻蚀工艺形成，例如，通过 沉积包括硅氧化物和氮化物层的掩模，对掩模层构图，以及刻蚀掩模特征之间 衬底的暴露部分来形成。 一层或更多层沟道衬垫层138a、 b还可形成在隔离沟 槽136的壁140上。例如，第一层138a可以是硅氧化物以及第二层138b可以 是硅氮化物。硅氮化物的沟道衬垫层138b可通过在含氧气体和含氧氮化物气 体的环境中加热衬底来形成，这还用于使沟道的任何不期望的尖角变圆。浅沟 槽136填充有电介质，诸如硅氧化物，其用于使存储单元110与衬底上的其他 有源器件电绝缘。虽然将该沟槽作为初始处理步骤进行描述，但是应当注意浅 沟槽136可在后续处理步骤中形成。在本专利技术的一种实施方式中，沉积在浅沟槽136中的硅氧化物受到应力以 在存储单元层上产生拉伸应变，如图2的应变线132示意性示出。硅氧化物在 工艺条件下沉积以形成受应力的硅氧化物以及选择该应力层的应力级别以提 供周围层中的预期本文档来自技高网...

【技术保护点】
一种位于衬底上的存储单元，该存储单元包括：　（ａ）ｐ掺杂衬底；　（ｂ）位于所述ｐ掺杂衬底中形成源极和漏极的一对间隔分开的ｎ掺杂区域，该ｎ掺杂区域限定出两者之间的沟道；　（ｃ）位于所述沟道上的叠层，该叠层包括（ｉ）隧道氧化物层，（ｉｉ）浮栅，（ｉｉｉ）栅极间电介质，以及（ｉｖ）控制栅；　（ｄ）位于所述源极和漏极上的多晶硅层；　（ｅ）覆盖所述叠层的覆盖层，该覆盖层包括间隔垫层和前金属沉积层，并且该覆盖层具有暴露接点的通孔；以及　（ｆ）围绕ｎ掺杂区域的浅隔离沟槽，该沟槽包括具有至少约２００ＭＰａ的拉伸应力的应力硅氧化物层，从而在所述存储单元的操作期间该应力层减少保持在所述浮栅中的电荷的泄漏。

【技术特征摘要】
【国外来华专利技术】US 2005-12-13 60/750,162;US 2006-12-12 11/609,8511.一种位于衬底上的存储单元，该存储单元包括(a)p掺杂衬底；(b)位于所述p掺杂衬底中形成源极和漏极的一对间隔分开的n掺杂区域，该n掺杂区域限定出两者之间的沟道；(c)位于所述沟道上的叠层，该叠层包括(i)隧道氧化物层，(ii)浮栅，(iii)栅极间电介质，以及(iv)控制栅；(d)位于所述源极和漏极上的多晶硅层；(e)覆盖所述叠层的覆盖层，该覆盖层包括间隔垫层和前金属沉积层，并且该覆盖层具有暴露接点的通孔；以及(f)围绕n掺杂区域的浅隔离沟槽，该沟槽包括具有至少约200MPa的拉伸应力的应力硅氧化物层，从而在所述存储单元的操作期间该应力层减少保持在所述浮栅中的电荷的泄漏。2. 根据权利要求1所述的存储单元，其特征在于，所述应力硅氧化物层 包括由正硅酸乙酯(TEOS)沉积的硅氧化物。3. 根据权利要求1所述的存储单元，其特征在于，所述应力硅氧化物层 具有从约800MPa到约lGPa的拉伸应力。4. 根据权利要求1所述的存储单元，其特征在于，所述间隔垫层进一步 包括具有至少约1.5GPa的拉伸应力的应力硅氮化物。5. 根据权利要求1所述的存储单元，其特征在于，进一步包括接触所述 硅化物层并具有贯穿暴露所述覆盖层的暴露部分的接点。6. 根据权利要求1所述的存储单元...

【专利技术属性】
技术研发人员：雷扎阿格哈瓦尼，怡利叶，希姆M萨德，
申请(专利权)人：应用材料股份有限公司，
类型：发明
国别省市：US[美国]