动态随机存取存储器的电容器接点结构制造技术

一种电容器接点结构，适用于动态随机存取存储器的存储单元阵列区，此存储单元阵列区配置于基底上，且位于基底中的掺杂带上，此电容器接点结构包括闲置电容器与接触窗。其中，闲置电容器配置于基底的第一沟渠中，且第一沟渠底部暴露出部分掺杂带。闲置电容器包括第一下电极、第一介电层与第一上电极。第一下电极沿着第一沟渠内面配置，且电性连接掺杂带。第一介电层配置于第一下电极与第一沟渠的侧壁之间。第一上电极则配置于第一下电极上，且填满第一沟渠。接触窗配置于闲置电容器上，藉此电性连接掺杂带。（*该技术在2016年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及一种半导体元件的接点结构，尤其涉及动态随机存取存储器的电容器接点结构。
技术介绍
动态随机存取存储器(DRAM)的存储单元所配置的电容器的结构主要可以分成两种形式，其一为堆叠式电容器(stacked capacitor)，另一则为沟渠式电容器(trench capacitor)。其中，沟渠式电容器因为是形成于基底中，可以大幅度缩小电容器所占的空间，而且，通过沟渠深度的控制，能够有效地增加下电极与上电极之间的电容量。然而，也正由于沟渠式电容器的沟渠具有相当的深度，基底中用来电性连接这些下电极的N型掺杂带(N-band)也会形成于基底的深处。为了接取(pick up)此N型掺杂带，现有的作法是对基底进行不同浓度与不同能量的多次离子注入，以形成大面积的直立式N井，再于N井上形成一接触窗，作为N型掺杂带的接点。上述的配置方式不但局限了元件集成度的提升，多次离子注入的步骤也十分地复杂而繁琐。也就是说，纵使藉由技术不断的精进而使元件的线宽可以越做越小，但是受限于上述的N井需要一定的配置空间，元件集成度仍无法有效提升。因此，如何在有限的空间中制作出更多的元件，以提高元件集成度与晶片的使用率，并且缩短整个动态随机存取存储器的制造流程是目前亟需解决的课题。
技术实现思路
本技术的目的是提供一种电容器接点结构，适用于动态随机存取存储器，其是利用存储单元阵列区边缘或角落的闲置电容器作为电性连接掺杂带的媒介，而可以提高元件的集成度。本技术提出一种电容器接点结构，适用于一动态随机存取存储器的一存储单元阵列区，此存储单元阵列区配置于一基底上，且位于基底中的一掺杂带上，此电容器接点结构包括一闲置电容器与一接触窗。其中，闲置电容器配置于基底的一第一沟渠中，且第一沟渠底部暴露出部分掺杂带。闲置电容器包括第一下电极、第一介电层与第一上电极。第一下电极沿着第一沟渠内面配置，且电性连接掺杂带。第一介电层配置于第一下电极与第一沟渠的侧壁之间。第一上电极则配置于第一下电极上，且填满第一沟渠。接触窗配置于闲置电容器上，藉此电性连接掺杂带。在一实施例中，上述电容器接点结构配置于存储单元阵列区的边缘。在另一实施例中，上述电容器接点结构配置于存储单元阵列区的角落。在上述电容器接点结构的一实施例中，第一下电极的顶面高于或等于基底顶面。此时上述接触窗至少电性连接第一下电极。另外，此电容器接点结构可还包括第一电容介电层，配置于第一下电极与第一上电极之间，此第一电容介电层的材质包括氧化硅/氮化硅/氧化硅(ONO)。在上述电容器接点结构的另一实施例中，第一下电极的顶面低于基底的顶面。此时上述接触窗即配置在填满第一沟渠的第一上电极上。另外，上述存储单元阵列的各存储单元可包括晶体管、沟渠式电容器与导体层。其中，晶体管配置于基底上，沟渠式电容器配置于晶体管一侧的基底中，导体层则配置于基底上，以电性耦接晶体管与沟渠式电容器。上述沟渠式电容器是配置于基底的一第二沟渠中，且第二沟渠的底部暴露出部分掺杂带。沟渠式电容器包括第二下电极、第二介电层、第二上电极与第二电容介电层。第二下电极沿着第二沟渠内面配置，且电性连接掺杂带。第二介电层配置于第二下电极与第二沟渠的侧壁之间。第二上电极配置于第二下电极上，且填满第二沟渠。第二电容介电层配置于第二下电极与第二上电极之间。另外，上述动态随机存取存储器可还包括一隔离结构，其部分位于每两相邻沟渠式电容器之间，并嵌入该两相邻沟渠式电容器之中。此动态随机存取存储器可还包括多个通过栅极(passing gate)结构，配置于该隔离结构上。此外，上述动态随机存取存储器的隔离结构可有部分嵌入于闲置电容器中。此部分的隔离结构上亦可包括一通过栅极结构。上述电容器接点结构，利用闲置电容器作为电性连接基底中的掺杂带的媒介，可以省去现有大面积N井的配置，更进一步扩大元件的布局空间，提高元件的集成度。为让本技术的上述和其他目的、特征和优点能更明显易懂，下文特举优选实施例，并配合附图，作详细说明如下。附图说明图1是绘示本技术一实施例的一种动态随机存取存储器的布局上视示意图；图2A至图2E是绘示本技术一实施例的一种动态随机存取存储器工艺的流程剖面图，此剖面对应图1的I-I’线；图2F至图2I是绘示本技术另一优选实施例的一种动态随机存取存储器工艺的流程剖面图。主要元件符号说明100基底103、107硬掩模层105隔离结构106有源区110、110a沟渠115介电层120、151、153导体层123、123’、125图案化光致抗蚀剂层127、127a下电极130电容介电层135掺杂带137、137a上电极142绝缘层145a、145b栅极结构147掺杂区150接触窗 具体实施方式图1是绘示本技术一实施例的一种动态随机存取存储器的布局上视示意图。图2A至图2E是绘示本技术一实施例的一种动态随机存取存储器工艺的流程剖面图，其剖面是沿着图1中I-I’线切割而得的剖面。请参照图1与图2A，首先提供基底100，其例如是硅基底。接着于基底100上形成一层硬掩模层103，其材质例如是氮化硅，而形成方法例如是化学气相沉积法。之后，于硬掩模层103与基底100中形成隔离结构105，以定义出有源区106。隔离结构105例如是浅沟渠隔离结构，其材质例如是氧化硅。其中，于硬掩模层103与基底100之间还可以形成有一层垫层(未绘示)。隔离结构105与垫层的形成方法为熟知本技艺者所周知，于此不赘述。继而，于基底100上形成另一层硬掩模层107。此硬掩模层107可以是选择性地设置，其材质例如是氮化硅、碳化硅，形成方法例如是化学气相沉积法，而厚度例如是800-2000埃左右。接下来，请参照图1与图2B，于图示的各个部分的隔离结构105两侧的基底100中形成多个沟渠110。为了使本技术能够更容易理解，本实施例中，特别将位于边缘的沟渠110标号为沟渠110a，以便于后续的说明。沟渠110的形成方法例如是利用光刻蚀刻工艺，且可同时移除部分隔离结构105。沟渠110的深度例如是1～3微米(μm)。然后，于沟渠110中形成介电层115。介电层115的材质例如是氧化硅，其形成方法例如是热氧化法或是化学气相沉积法。之后，移除沟渠110底部的介电层115，以暴露出沟渠110底部的基底100。移除部分介电层115的方法例如是各向异性蚀刻法。介电层115的厚度例如是30～400埃之间。然后，请继续参照图2B，于基底100上形成一层导体层120。导体层120例如是沿着硬掩模层107、介电层115与沟渠110底部的表面而设置，其材质例如是掺杂多晶硅。导体层120的形成方法例如是利用化学气相沉积法形成一层未掺杂多晶硅层后，进行离子注入步骤以形成的；或者也可以采用原位注入掺杂剂的方式，以化学气相沉积法形成掺杂多晶硅层。之后可以依照工艺的热预算，选择性地进行一热处理，使导体层120中的掺杂剂扩散至基底100中，而有助于后述的掺杂带的形成。值得一提的是，在移除部分介电层115以打开沟渠110的底部之后、形成导体层120之前，还可以针对沟渠110暴露出的基底100进行一表面处理，以降低基底100表面的阻值与/或增加基底100与导体层120之间的附着性。表面处理例如是一本文档来自技高网...

【技术保护点】
一种电容器接点结构，其特征在于，适用于动态随机存取存储器的存储单元阵列区，该存储单元阵列区配置于基底上，且位于该基底中的掺杂带上，该电容器接点结构包括：闲置电容器，配置于该基底中的第一沟渠中，且该第一沟渠底部暴露出该掺杂带，该闲置电容器包括：第一下电极，沿着该第一沟渠内面配置，且电性连接该掺杂带；第一介电层，配置于该第一下电极与该第一沟渠的侧壁之间；以及第一上电极，配置于该第一下电极上，且填满该第一沟渠；以及接触窗，配置于该闲置电容器上，藉此电性连接该掺杂带。

【技术特征摘要】

【专利技术属性】
技术研发人员：苏怡男，杨进盛，
申请(专利权)人：联华电子股份有限公司，
类型：实用新型
国别省市：71[中国|台湾]