具有垂直超薄体晶体管的可编程存储器的寻址和译码器电路制造技术

本发明专利技术提供用于可编程存储器的寻址和译码器电路的结构和方法。存储器寻址和译码器电路包括多条地址线和多条输出线，由此地址线和输出线形成一个阵列。多个垂直柱体在输出线和地址线交叉处从半导体衬底向外延伸。每个柱体包括由氧化层分隔的单晶的第一接触层和第二接触层。靠近该多个垂直柱体选择性地设置多个单晶的超薄垂直浮栅晶体管。每个单晶的垂直浮栅晶体管包括耦连到第一接触层的超薄单晶垂直的第一源／漏区、耦连到第二接触层的超薄单晶垂直的第二源／漏区、以及与氧化层相对设置并耦连第一和第二源／漏区的超薄单晶垂直体区。浮栅与超薄单晶垂直体区相对。多条地址线的每一条地址线作为一个控制栅、设置在柱体的行之间并与单晶垂直浮栅晶体管的浮栅相对。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术一般性涉及集成电路，具体地本专利技术涉及具有垂直超薄体晶体管的快闪存储器。
技术介绍
当代电子系统典型地包括数据存储器件例如动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、视频随机存取存储器(VRAM)、可擦可编程只读存储器(EPROM)、快闪存储器或其它常规的存储器装置。随着这些系统变得越来越复杂，为了与基于系统运行应用的软件增加的复杂性同步，它们就需要越来越多的存储器。因此，当与存储器件相关的技术不断发展时，设计者就努力增加存储器件的元件的密度。例如，电子工业就努力降低在存储器件中存储数据的存储器单元的尺寸。这样就允许制造大量的存储器单元而基本上不增加用于制造存储器件的半导体晶片的尺寸。存储器件在庞大的存储器单元阵列中存储数据。实质上，单元位于字线和位线(阵列的行和列)的交叉处。每个单元通常将数据的一单个的位存储为逻辑“1”或逻辑“0”，并可以单独存取或寻址。通常，利用两个多位数字寻址(address)每个单元。第一多位数字或行地址识别存储器阵列的行，存储器单元位于其中。第二多位数字或列地址识别存储器阵列的列，所需的存储器单元位于其中。每个行地址/列地址组合对应于一单个的存储器单元。为了访问单独的存储器单元，将行和列地址分别提供到行和列译码器的输入端。通常，利用可编程逻辑阵列制造行和列译码器。构成这些阵列以至根据提供到阵列输入端的地址信号选择所需的字线和位线。作为具有存储器单元阵列的译码器阵列，译码器阵列就利用半导体晶片表面区域的一部分。因此，设计者还努力减少用于译码器阵列所需的表面区域。利用光刻技术制造存储器件，现有技术已经公知光刻技术可以处理半导体和其它材料以形成集成电路。这些光刻技术实质上利用通过透镜聚焦的光和掩模在材料中限定显微尺寸的图形。用于实施这种光刻的设备和技术对于利用该材料形成的电路尺寸产生限制。实质上，在某些方面，光刻不能产生足够清晰的足够精细图形以便减小电路元件尺寸。换句话说，通过常规的光刻只能获得一种最小的尺寸。这种最小尺寸称为“临界尺寸”(CD)或光刻工艺的最小“特征尺寸”(F)。最小特征尺寸是对包含译码器阵列的存储器件元件尺寸的一种限制。为了保持较大容量存储器件的需要，设计者研究其它方法以便减少包含译码器阵列的存储器件元件的尺寸。随着千兆位的DRAMs以及超过千兆位的DRAMs中的密度要求变得越来越高时，减少器件面积就变得越来越重要。NOR地址译码器电路就是用于行和列译码器结构的一个例子。快闪存储器单元是一种可能解决高密度存储器需要的方案。快闪存储器包括具有高密度的单个晶体管，在计算机系统中快闪存储器单元将有能力取代硬盘驱动数据的存储。这就可能产生通过耐磕碰的、小而耐用的固态存储器封装来取代精密的机械系统并构成一种非常优良的计算机系统。因此，人们所需的器件就是具有可能的最大密度或可能的最小单元面积的快闪存储器。然而，由于快闪存储器中的单个晶体管存在常规MOSFET技术约束的相同设计规则，甚至对于快闪存储器、连续的缩放比例也会引起问题。即，在常规的晶体管结构中，连续地缩放到沟道长度小于0.1微米、100nm或1000的深亚微米区就将导致严重的问题。如附图说明图1中所示，结深应该远远小于1000的沟道长度、或表示几百埃的结深。通过常规的注入和扩散技术难于形成这种浅结。需要非常高浓度的沟道掺杂来抑制短沟道效应例如漏极感应势垒下降；阈值电压滚降和亚阈值传导。在MOSFET技术中当在电容器单元中减少电荷存储保留时间时，亚阈值传导就成为非常严重的问题。这些非常高浓度的掺杂导致泄漏电流增加和载流子迁移率降低。因此，通过降低载流子迁移率来制造更短的沟道以提高性能是被否定的。因此，现有技术就需要提供改进快闪存储器密度而同时避免短沟道效应的有害影响例如漏极感应势垒下降；阈值电压滚降和亚阈值传导，泄漏电流增加和载流子迁移率降低。同时必须维持电荷存储保留时间。专利技术概述本专利技术致力于并且通过阅读和研究以下的说明书就将理解存储器寻址和译码器电路中的上述问题以及其它问题。本专利技术提供用于具有垂直超薄体晶体管的可编程存储器寻址和译码器电路的系统和方法，当晶体管的其它尺寸按比例缩小时，表面空间电荷区按比例缩小。在本专利技术的一个实施例中，提供一种可编程存储器译码器。存储器可编程存储器译码器包括多条地址线和多条输出线，由此地址线和输出线形成一个阵列。多个垂直柱体在输出线和地址线交叉处从半导体衬底向外延伸。每个柱体包括由氧化层分隔的单晶的第一接触层和第二接触层。靠近多个垂直柱体选择性地设置多个单晶超薄垂直浮栅晶体管。每个单晶垂直浮栅晶体管包括耦连到第一接触层的超薄单晶垂直的第一源/漏区、耦连到第二接触层的超薄单晶垂直的第二源/漏区、以及与氧化层相对设置并耦连第一和第二源/漏区的超薄单晶垂直体区。浮栅与超薄单晶垂直体区相对。多条地址线的每一条线作为一控制栅设置在柱体的行之间并与单晶垂直浮栅晶体管的浮栅相对。在以下部分的说明书中将提出本专利技术的这些和其它的实施例、各个方面、优点和特征，对于本领域技术人员通过参考以下的本专利技术说明书和参考附图或通过实践本专利技术，本专利技术的这些和其它的实施例、各个方面、优点和特征将部分地变得明显。利用特别是附加的权利要求书中提出的方法、工艺及其组合就能实现并获得本专利技术的各个方面、本专利技术的优点和特征。附图的简要描述图1是说明常规的MOSFET晶体管，其说明这种常规的MOSFETs晶体管连续地按比例缩放到沟道长度小于0.1微米、100nm或1000的深亚微米区时的缺点。图2是说明根据本专利技术的教导沿柱体的一个侧面形成的垂直超薄体晶体管的视图。图3A-3C说明根据本专利技术教导用于形成柱体的初始工艺顺序，随后沿其侧面形成垂直超薄体晶体管。图4A-4C说明与利用体CMOS技术或绝缘体上硅(SOI)技术实施图3A-3C描述相关的上述技术。图5A-5C说明与图3A-4C中提供的柱体形成实施例的相连续的工艺顺序以便沿柱体的侧面形成垂直超薄体晶体管。图6A-6F说明根据本专利技术的实施例用于形成水平叠置的浮栅和控制栅结构的工艺顺序。图7A-7F说明一个实施例的工艺描述，该实施例通过根据本专利技术的教导横靠垂直超薄晶体管的体结构形成垂直的浮栅和垂直的控制栅。图8A-8E说明一个实施例的工艺描述，该实施例通过根据本专利技术的教导横靠垂直超薄晶体管的体结构形成垂直的浮栅并在垂直取向的浮栅之上形成水平取向的控制栅。图9示出根据现有技术教导的用于存储器电路的常规NOR译码器阵列。图10说明根据本专利技术教导的译码器电路、或存储器地址译码器的实施例的示意图。图11根据本专利技术教导的高水平结构的电子系统实例方框图。优选实施例的描述在本专利技术的以下详细描述中，参考其中形成本专利技术的一部分的附图和其中利用说明示出的本专利技术可以实施的具体实施例。希望实施例足够详细地描述本专利技术的各个方面，以便本领域技术人员能够实施本专利技术。在不脱离本专利技术的范围内，可以利用其它实施例并可以进行改动。在以下的描述中，术语晶片和衬底通常可互换地用于表示在其上形成集成电路的任何结构，并且还可以指在集成电路制造的不同阶段期间的那种结构。这两个术语包括掺杂或未掺杂的半导体、在支撑半导体或绝缘材料上的半导体的外延层、这些层的组合以及现有技术中公知的其它结本文档来自技高网...

【技术保护点】
一种用于存储器装置的译码器，包括：多条地址线；多条输出线；其中该地址线和该输出线形成一阵列；以及多个垂直柱体，在输出线和地址线的交叉处从半导体衬底向外延伸，其中每个柱体包含由氧化层隔离的单晶第一接触层和第二接 触层；多个单晶超薄垂直浮栅晶体管，它们相邻多个垂直柱体选择地设置，其中每个单晶垂直浮栅晶体管包含：耦连到该第一接触层的超薄单晶垂直的第一源／漏区；耦连到该第二接触层的超薄单晶垂直的第二源／漏区；和超薄单晶垂直 体区，其面对该氧化层并耦连第一和第二源／漏区；和面对该超薄单晶垂直体区的浮栅；多条埋置的源线，该源线由单晶半导体材料形成并设置在该阵列中的该柱体之下，用于与该阵列中的柱体的第一接触层形成互连；以及其中该多条地址线的每 一条地址线设置在该柱体的行之间并面对该单晶的垂直浮栅晶体管的浮栅并用作一个控制栅。

【技术特征摘要】
US 2001-2-9 09/780,1261.一种用于存储器装置的译码器，包括多条地址线；多条输出线；其中该地址线和该输出线形成一阵列；以及多个垂直柱体，在输出线和地址线的交叉处从半导体衬底向外延伸，其中每个柱体包含由氧化层隔离的单晶第一接触层和第二接触层；多个单晶超薄垂直浮栅晶体管，它们相邻多个垂直柱体选择地设置，其中每个单晶垂直浮栅晶体管包含耦连到该第一接触层的超薄单晶垂直的第一源/漏区；耦连到该第二接触层的超薄单晶垂直的第二源/漏区；和超薄单晶垂直体区，其面对该氧化层并耦连第一和第二源/漏区；和面对该超薄单晶垂直体区的浮栅；多条埋置的源线，该源线由单晶半导体材料形成并设置在该阵列中的该柱体之下，用于与该阵列中的柱体的第一接触层形成互连；以及其中该多条地址线的每一条地址线设置在该柱体的行之间并面对该单晶的垂直浮栅晶体管的浮栅并用作一个控制栅。2.权利要求1的译码器，其中该多条地址线包含在阵列中设置的多个互补的地址线，该地址线作为控制栅用于沿在互补的地址线与输出线的交叉处的柱体侧面选择地设置的多个单晶超薄垂直浮栅晶体管。3.权利要求1的译码器，其中该多个单晶超薄垂直浮栅晶体管的每一个都形成在多个垂直柱体的一个侧面上，地址线之一沿柱体的行形成与超薄单晶垂直浮栅晶体管的浮栅相邻的控制栅，并且其中每条输出线沿柱体的一列耦连到第二接触层。4.权利要求1的译码器，其中超薄单晶垂直浮栅晶体管形成在每个柱体的两个相对侧面上。5.权利要求1的译码器，其中在相邻柱体对的列中，在相邻柱体对的列之间的沟槽中形成地址线，地址线形成一对在相邻对的列中的浮栅的控制栅，并且其中每条输出线耦连到相邻柱体对的该列中的第二接触层。6.权利要求1的译码器，其中输出线中的至少一条包含一条冗余字线。7.权利要求1的译码器，其中半导体衬底包含绝缘体上硅衬底。8.一种用于存储器装置的译码器，包括多条地址线；多条输出线；其中该地址线和该输出线形成一个阵列；多个垂直柱体，在输出线和地址线的交叉处从半导体衬底向外延伸，其中每个柱体包含由氧化层隔离的单晶第一接触层和第二接触层；多个单晶超薄垂直浮栅晶体管，它们相邻该多个垂直柱体设置，其中每个单晶垂直浮栅晶体管包含耦连到第一接触层的超薄单晶垂直的第一源/漏区；耦连到第二接触层的超薄单晶垂直的第二源/漏区；和超薄单晶垂直体区，其面对该氧化层并耦连第一和第二源/漏区；其中第一和第二超薄单晶垂直源/漏区的水平结深远小于超薄单晶垂直体区的垂直长度；以及面对垂直体区并在那里由栅氧化物隔离的浮栅；多条埋置的源线，由单晶半导体材料形成并设置在该阵列中的该柱体之下，用于与该阵列中的柱体的第一接触层形成互连；以及其中多条地址线的每一条地址线设置在该柱体的行之间并面对该单晶垂直浮栅晶体管的浮栅，用作一个控制栅。9.权利要求8的译码器，其中超薄单晶垂直体区包含具有小于100纳米的垂直长度的一沟道。10.权利要求8的译码器，其中超薄单晶垂直体区具有小于10纳米的水平宽度。11.权利要求8的译码器，其中超薄单晶垂直体区由固相外延生长形成。12.权利要求8的译码器，其中多条埋置的源线比第一接触层更加重掺杂并且与第一接触层整体地形成。13.权利要求8的译码器，其中半导体衬底包含绝缘体上硅衬底。14.一种用于半导体存储器的可编程译码器电路，包括多条地址线；多条输出线；其中该地址线和该输出线形成一个阵列；多个垂直柱体，在输出线和地址线的交叉处从半导体衬底向外延伸，其中每个柱体包含由氧化层隔离的单晶第一接触层和第二接触层；沿每个柱体的相对侧面形成的一对单晶超薄垂直浮栅晶体管，其中每个单晶垂直浮栅晶体管包含耦连到该第一接触层的超薄单晶垂直第一源/漏区；耦连到该第二接触层的超薄单晶垂直第二源/漏区；和超薄单晶垂直体区，其面对该氧化层并耦连第一和第二源/漏区；其中单晶垂直晶体管的表面空间电荷区随晶体管的其它尺寸比例缩小而比例缩小；以及面对垂直体区并在那里由栅氧化物隔离的浮栅，其中该浮栅形成在多个柱体的行之间的沟槽中，并且在相邻柱体的列中的相邻沟槽的超薄单晶垂直浮栅晶体管之间共用该浮栅；多个埋置的源线，由单晶半导体材料形成并设置在该阵列中的该柱体之下，用于与该阵列中的柱体的第一接触层形成互连；以及其中多条地址线的每一条地址线设置在该柱体的行之间并且面对该单晶垂直浮栅晶体管的该浮栅，用作一个控制栅。15.权利要求14的可编程译码器电路，其中每条地址线整体地形成一控制栅用于寻址沟槽中的浮栅并且通过绝缘层与浮栅隔离。16.权利要求14的可编程译码器电路，其中每个超薄单晶垂直体区包含具有小于100纳米垂直长度的p型沟道。17.权利要求14的可编程译码器电路，其中多条埋置的源线与第一接触层整体地形成并通过氧化层与半导体衬底隔离。18.权利要求14的可编程译码器电路，其中每条地址线包含具有小于100纳米的垂直侧长度的水平控制线。19.一种用于半导体存储器的译码器电路，包括多条地址线；多条输出线；其中该地址线和该输出线形成一个阵列；多个垂直柱体，在输出线和地址线的交叉处从半导体衬底向外延伸，其中每个柱体包含由氧化层隔离的单晶第一接触层和第二接触层；相对每个柱体的侧面形成的一对单晶超薄垂直浮栅晶体管，其中每个单晶垂直浮栅晶体管包含耦连到该第一接触层的超薄单晶垂直的第一源/漏区；耦连到该第二接触层的超薄单晶垂直的第二源/漏区；和超薄单晶垂直体区，其面对氧化层并耦连第一和第二源/漏区；和面对沟槽中的该垂直体区并在那里由隧穿氧化物隔离的浮栅，以及其中多条地址线的每一条地址线设置在该柱体的行之间，并且该地址线共用为控制栅，该控制栅用于寻址在相邻柱体的列中沟槽的相对侧面上的浮栅。20.权利要求19的译码器电路，其中多条地址线的每一条地址线位于浮栅之间的沟槽中，该浮栅位于相邻柱体的列中沟槽的相对侧面上，其中多条地址线的每一条地址线包含具有小于100纳米的垂直长度的垂直取向地址线。21.权利要求19的译码器电路，其中每个单晶垂直浮栅晶体管具有小于100纳米的垂直长度和小于10纳米的水平宽度。22.权利要求19的译码器电路，其中相邻沟槽的交替行中的该多条地址线包含互补的地址线。23.权利要求19的译码器电路，其中多条输出线的每一条输出线耦连到相邻柱体的列中的第二接触层。24.一种存储器地址译码器，包括多条地址线；多条输出线；其中该地址线和该输出线形成一个阵列；多个垂直柱体，在输出线和地址线的交叉处从半导体衬底向外延伸，其中每个柱体包含由氧化层隔离的单晶第一接触层和第二接触层；沿每个柱体的相对侧的一对单晶超薄垂直浮栅晶体管，其中每个单晶垂直浮栅晶体管包含耦连到该第一接触层的超薄单晶垂直的第一源/漏区；耦连到该第二接触层的超薄单晶垂直的第二源/漏区；和超薄单晶垂直体区，其面对该氧化层并耦连第一和第二源/漏区；面对垂直体区并在那里由栅氧化物隔离的浮栅；其中多条地址线的每一条地址线设置在该柱体的行之间的沟槽中，并公用为控制栅，该控制栅用于寻址在相邻柱体的列中沟槽的相对侧面上的浮栅。25.权利要求24的存储器地址译码器，其中存储器地址译码器还包含多条埋置的源线，该源线由单晶半导体材料形成并设置在阵列中的柱体之下，用于与阵列中的相邻柱体列的第一接触层形成互连。26.权利要求24的存储器地址译码器，其中多条输出线的每一条输出线耦连到相邻柱体列的第二接触层。27.权利要求24的存储器地址译码器，其中多条地址线的每一条地址线包含具有小于100纳米垂直长度的一垂直取向的地址线。28.权利要求24的存储器地址译码器，其中每个单晶垂直浮栅晶体管具有小于100纳米的垂直长度和小于10纳米的水平宽度。29.一种地址译码器电路，包括多条地址线；多条数据线，它们选择地耦连到地址线；其中该地址线和该数据线形成一阵列；以及多个单晶超薄垂直浮栅晶体管，其选择地设置在数据线和地址线的交叉处，其中每个单晶垂直浮栅晶体管包含超薄单晶垂直第一源/漏区；超薄单晶垂直第二源/漏区；超薄单晶垂直体区，其耦连第一和第二源/漏区；和面对垂直体区并在那里由栅氧化物隔离的浮栅；其中多条数据线的每一条数据线耦连到相邻柱体列中的第二源/漏区；以及其中多条地址线面对该单晶超薄垂直浮栅晶体管的该浮栅整体地形成控制线，以致该单晶超薄垂直浮栅晶体管执行一个逻辑功能，该逻辑功能选择响应于一被提供到该数据线的地址以及存储在该浮栅上电荷的一数据线。30.权利要求29的地址译码器电路，其中地址线中的每一条包含具有小于100纳米垂直长度的垂直取向并形成在浮栅之间的沟槽中的地址线。31.权利要求29的地址译码器电路，其中每个单晶垂直浮栅晶体管具有小于100纳米的垂直长度和小于10纳米的水平宽度。32.权利要求29的地址译码器电路，其中地址线中的每一条包含位于相邻单晶垂直浮栅晶体管的行的浮栅之上的水平取向的地址线。33.一种存储器装置，包括字线和互补的位线对的一阵列；多个存储器单元，在一条字线与互补位线对的一条位线的交叉处可寻址地耦连每个单元；耦连到字线的行译码器，以至执行一逻辑功能，该逻辑功能选择响应一提供到多个第一地址线上的行译码器的地址的字线之一；多个读出放大器，每个读出放大器耦连到互补的位线对；列译码器，其耦连到该读出放大器以执行一逻辑功能，该逻辑功能选择响应一地址的互补位线对之一，该地址被提供到多个第二地址线上的列译码器；以及其中该行译码器包括选择地耦连以执行一逻辑功能的单晶超薄垂直浮栅晶体管的一阵列，该逻辑功能根据在多条第一地址线上提供的地址而选择一字线，其中每个单晶垂直浮栅晶体管包含超薄单晶垂直第一源/漏区；超薄单晶垂直第二源/漏区；和超薄单晶垂直体区，其耦连第一和第二源/漏区；面对该垂直体区并在那里通过栅氧化物隔离的浮栅。34.权利要求33的存储器装置，其中面对浮栅在沟槽中形成第一地址线的每一条，并且其中第一地址线的每一条包含具有小于100纳米垂直长度的垂直取向的地址线。35.权利要求33的存储器装置，其中第一地址线的每一条包含在浮栅之上形成的水平取向的地址线。36.权利要求33的存储器装置，其中每一条字线耦连到行译码器中的单晶垂直浮栅晶体管的第二源/漏区。37.权利要求33的存储器装置，其中每个单晶垂直浮栅晶体管具有小于100纳米的垂直长度和小于10纳米的水平宽度。38.权利要求33的存储器装置，其中列译码器包含选择地耦连以执行一逻辑功能的单晶超薄垂直浮栅晶体管的一阵列，该逻辑功能选择响应于提供到多条第二地址线之一上的列译码器的地址的互补位线对之一，其中每个单晶垂直浮栅晶体管包含超薄单晶垂直第一源/漏区；超薄单晶垂直第二源/漏区；和超薄单晶垂直体区，其耦连第一和第二源/漏区；以及面对该垂直体区并在...

【专利技术属性】
技术研发人员：L福尔贝斯，
申请(专利权)人：微米技术有限公司，
类型：发明
国别省市：US[美国]