可编程晶体管阵列设计方法技术

本发明专利技术涉及一种设计集成电路的方法，包括提供彼此相同的第一芯片和第二芯片。第一芯片和第二芯片中的每一个都包括基底层，基底层包括逻辑晶体管单元(LTU)阵列。LTU阵列包括彼此相同并且以行和列进行配置的LTU。该方法还包括：连接第一芯片的基底层以形成第一应用芯片；以及连接第二芯片的基底层以形成不同于第一应用芯片的第二应用芯片。

【技术实现步骤摘要】

本专利技术总的来说涉及集成电路，更具体地，涉及集成电路的设计方法。
技术介绍
·集成电路的设计通常包括若干阶段。在集成电路的大规模制造之前，通常制造原型以验证集成电路的设计。现场可编程门阵列(FPGA)和单元设计(Cell based Design,CBD)是多数通用的设计方法。图I示出了 FPGA设计，其包括以阵列方式设置的多个逻辑单元，其中内置有预定的布线(未示出)。FPGA可通过反熔丝开关箱(未示出)进行编程，使得具有相同FPGA设计的芯片可用于实现具有不同功能的不同电路。诸如嵌入式存储器和处理器的附加功能模块可以被安装在FPGA芯片中。由于一个FPGA设计可以被多种应用共享，所以设计成本被多种应用所分担，因此相对较低。此外，由于可使用现有FPGA而无需从擦除开始的事实，设计周期缩短。然而，受限于所得到电路的低性能，FPGA只适合于以高单位成本进行少量生产，并且通常仅在原型设计中使用。另一方面，如图2所示，CBD方法通常用于特定用途集成电路(ASIC)设计。CBD设计可采用标准单元以实现集成电路，并且标准单元通常被配置到行。然而，标准单元的放置根据应用的不同而不同，并且一行可包括不同的标准单元。通过互连的标准单元来实现逻辑功能。因此，作为随机放置标准单元的结果，布线也不是固定的。诸如嵌入式存储器和模拟宏指令的自定义宏指令可以包括在CBD中，并且被随机放置在各个芯片中。由于用户化设计，采用CBD方法设计的电路通常享有较高的性能。CBD方法还具有一些缺点。当使用45nm和以下的技术形成集成电路时，基于传统设计规则的所有CBD设计都开始出现严重的处理变化，其甚至可以达到约30%。这引起生产量的显著降低。另一方面，由于所有的基底层(包括有源区域和栅电极的层)和金属层都被制定，所以使用CBD方法的设计成本也很高。例如，设计会花费大约五十万美元以上。设计周期时间也很长，如果采用先进的纳米技术，则通常需要12周以上。因此，本领域需要可以将FPGA的灵活性和低成本的有利特征以及CBD的高性能组合的设计方法。
技术实现思路
根据本专利技术的一个方面，一种设计集成电路的方法包括提供彼此相同的第一芯片和第_.芯片。第一芯片和第_■芯片中的每一个都包括基底层，该基底层包括基本晶体管单元(BTU)和逻辑晶体管单元(LTU)阵列。BTU进一步被划分为PMOS晶体管单元(PTU) ,NMOS晶体管单元(NTU)和虚拟晶体管单元(DTU)。PTU和NTU都利用常规布局架构进行限定，将偶数的多晶硅(polys)放置在有源区域中，并且两个虚拟多晶硅与有源区域相邻并处于场氧化区域中。可以从有源区域的任一侧来存取多晶硅。此外，可以分别组成PTU和NTU或者将它们组合在一起来创建CMOS逻辑。LTU阵列包括彼此相同并以行和列进行配置的LTU。该方法还包括连接第一芯片的基底层以形成第一应用芯片；以及连接第二芯片的基底层以形成不同于第一应用芯片的第二应用芯片。其中，LTU中的每一个都包括多路复用器。 其中，LTU中的每一个还包括反相器以及从NAND门和NOR门中选择的门。其中，连接第一芯片的基底层的步骤包括使用金属层I(Ml)以将第一芯片的LTU阵列中的不同LTU修改为不同的逻辑门组合。其中，连接第一芯片的基底层的步骤进一步包括使用金属层2(M1)以将第一芯片的LTU阵列中的不同LTU修改为不同的逻辑功能单元。其中，不同的逻辑功能单元是从基本由XOR门、XNOR门、加法器、锁存器和触发器组成的组中所选择的。该方法还可以包括将第一外部功能模块附接至第一芯片。该方法还可以包括将第二外部功能模块附接至第二芯片，其中，第二外部功能模块与第一外部功能模块不同。其中，LTU中的所有PMOS晶体管具有相同布局，并且LTU中的所有NMOS晶体管具有附加的相同布局。第一芯片和第二芯片中的每个LTU都包括多个基本PMOS晶体管单元(PTU)和多个基本NMOS晶体管单元(NTU)，并且任意LTU中的PTU都没有被定位为与NTU相邻并且PTU的通道长度方向与NTU的通道长度方向对准。其中，第一芯片和第二芯片中的每个LTU都包括基本晶体管单元(BTU)的阵列，基本晶体管单元选自基本由NMOS晶体管单元(NTU)、PM0S晶体管单元(PTU)和虚拟晶体管单元(DTU)组成的组。根据本专利技术的另一方面，一种设计集成电路的方法包括提供芯片的基底层设计。基底层设计包括由基本晶体管单元阵列形成的LTU的设计。LTU包括多个相同的LTU，每个LTU都包括两个反相器；两个多路复用器；以及两个门，从基本由两个NAND门和两个NOR门组成的组中选择这两个门。该方法还包括使用基底层设计以形成第一芯片的第一基底层；使用基底层设计以形成第二芯片的第二基底层；以及在第一芯片的第一基底层上方形成底部金属层(第一 Ml)。第一 Ml将第一芯片的LTU连接为多种逻辑门组合。该方法还包括在第一 Ml上方形成第二金属层(第一 M2)，其中，第一 M2将第一芯片的LTU修改为多个逻辑功能单元；以及在第一 M2上方形成第三金属层(第一 M3)。该方法还包括在第二芯片的第二基底层上方形成附加底部金属层(第二 Ml)。第二 Ml将第二芯片的LTU连接为多种附加逻辑门组合。该方法还包括在第二 Ml上方形成附加第二金属层(第二 M2)，其中，第二 M2将第二芯片的LTU修改为多个附加逻辑功能单元；以及在第二 M2上方形成附加第三金属层(第二 M3),其中，第二 M3不同于第一 M3。其中，第二 M2不同于第一 M2，并且第二 Ml不同于第一 Ml。其中，第二 M2不同于第一 M2，并且第二 Ml与第一 Ml相同。其中，第二 M2与第一 M2相同，并且第二 Ml与第一 Ml相同。 其中，逻辑功能单元是从基本由XOR门、XNOR门、加法器、锁存器和触发器组成的组中所选择的。其中，基底层设计包括有源区域、阱区域、栅电极和接触蚀刻停止层(CESL)的设计，并且与底部金属化层的设计无关。该方法还包括将第一外部功能模块附接至第一芯片。该方法还包括将第二外部功能模块附接至第二芯片，其中，第二外部功能模块与第一外部功能模块不同。其中，第二芯片不与任何外部功能模块附接。根据本专利技术的又一方面，一种集成电路结构包括第一芯片和第二芯片。第一芯片包括第一基底层，第一基底层包括第一 LTU阵列，其中，第一 LTU阵列包括彼此相同并以行和列进行配置的第一 LTU。第二芯片包括第二基底层，第二基底层包括第二 LTU阵列，其中，第二 LTU阵列包括彼此相同并以行和列进行配置的第二 LTU。第一基底层与第二基底层相同。该集成电路结构还包括第一基底层上方的第一金属层(第一 Ml);第一 Ml上方的第二金属层(第一M2);第一 M2上方的第三金属层(第一M3);第二基底层上方的附加第一金属层(第二 Ml);第二 Ml上方的附加第二金属层(第二 M2);以及第二 M2上方的附加第三金属层(第二 M3),其中，第一 M3与第二 M3具有不同的布局。其中，第一Ml具有不同于第二Ml的布局，以及第一M2具有不同于第二M2的布局。其中，第一 Ml将第一 LTU连接成第一逻辑门组合，以及其中，第二 Ml将第二 LTU连接成不同于第一逻辑门组合的第二逻辑门组合。其本文档来自技高网...

【技术保护点】
一种集成电路结构，包括：芯片中的多个PMOS晶体管单元(PTU)；以及所述芯片中的多个NMOS晶体管单元(NTU)，其中，所述多个PMOS晶体管单元和所述多个NMOS晶体管单元中的每一个都包括：有源区域，具有矩形形状；偶数个栅电极，在所述有源区域上方；两个虚拟栅极，在所述有源区域的相对侧上，在有源区域外侧并直接位于绝缘区域之上，其中，所述栅电极和所述两个虚拟栅极彼此平行；以及接触插塞，连接至所述栅电极，其中，所述接触插塞不直接在所述有源区域上方，基本上芯片中的所有PMOS器件都具有与多个PMOS晶体管单元中的任意一个相同的布局，以及其中，基本上芯片中的所有NMOS器件都具有与多个NMOS晶体管单元中的任意一个相同的布局。

【技术特征摘要】
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【专利技术属性】
技术研发人员：罗明健，吴国雄，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：