半导体器件的竖直浮体单元及其制造方法技术

一种具有浮体单元结构的半导体器件，所述半导体器件包括：　管型通道，其形成于半导体基板上并与第一导线和第二导线连接；　偏压电极，其形成于所述管型通道中并与所述半导体基板连接；　绝缘膜，其位于所述管型通道和所述偏压电极之间；以及　围绕型栅电极，其形成于所述管型通道上。

【技术实现步骤摘要】

本专利技术概括而言涉及半导体器件。本专利技术尤其涉及竖直浮体单 元及其制造方法。
技术介绍
人们已致力于克服包括晶体管和电容器的单元结构的限制。举 例而言，消除了对存储器的高度集成构成阻碍的电容器，并且存储单元构造成具有晶体管，这称为浮体单元(floating body cell, FBC) 结构。FBC结构利用了浮体效应的现象，当电荷蓄积于晶体管通道 底部时，阈值电压改变。当空穴注入或蓄积于NMOS中时，便产生浮体效应，从而降低 通道的阈值电压并增加晶体管的电流。在FBC中，需要绝缘体上硅 (SOI)基板，从而使得通道底部的空穴可以保持比较长的时间。FBC 的详细结构和操作解释可参考浮体RAM技术及其对于32纳米及 以上节点的可扩展性(Floating body RAM Technology and its scalability to 32nm node and beyond) ， T. Shino等人，IEDM， 2006 年。在动态随机存取存储器(DRAM)中，电容器与单元晶体管连 接，并且需要复杂的工序来形成该结构。此外，需要高度热处理工序 以改进晶体管的特性。FBC技术可以略过上述复杂的工序，从而使 得器件可以实现高度集成。FBC技术有助于实现包括逻辑电路而不 包括电容器的嵌入式DRAM，由此可以用于各种应用场合。如果具有平面晶体管的FBC的通道长度变短，则可以蓄积电荷 的区域便会縮减。此外，产生的电荷会重组于源极/漏极区域中，如 此就难以保持数据。结果，难以縮减晶体管的尺寸。使用SOI晶片 会增加制造成本，因而限制了 FBC的商业化。专利技术内容本专利技术的实施例涉及包括FBC的半导体器件。根据本专利技术的实 施例，所述FBC包括管型通道；偏压电极，其在所述管型通道中与半导体基板连接；绝缘膜，其设置在所述管型通道和所述偏压电极之间；以及围绕型栅极，其形成于所述管型通道上。所述FBC确保 有足够的电荷蓄积区域，由此改进器件的集成度以及器件的数据保持 时间。根据本专利技术的实施例， 一种包括浮体单元结构的半导体器件包 括形成于半导体基板上并与第一导线和第二导线连接的管型通道。偏 压电极形成于所述管型通道中并且与所述半导体基板连接。绝缘膜位 于所述管型通道和所述偏压电极之间。围绕型栅电极形成于所述管型 通道上。根据本专利技术的实施例， 一种制造半导体器件的方法包括在半导 体基板上形成传导柱。蚀刻所述传导柱和所述半导体基板的一部分以 形成传导管。在所述传导管的内侧壁上形成绝缘膜。形成与所述半导 体基板连接的偏压电极以填充所述传导管。在所述传导管的外表面上 形成栅极绝缘膜。在所述栅极绝缘膜上形成围绕型栅电极。附图说明图1是根据本专利技术实施例的半导体器件的布局； 图2是示出根据本专利技术实施例的半导体器件的透视图； 图3a到3s是示出根据本专利技术实施例的半导体器件制造方法的 剖视图；以及图4a到4d是示出根据本专利技术另一实施例的半导体器件制造方 法的剖视图。具体实施例方式根据本专利技术的实施例，半导体器件具有包括竖直晶体管的FBC 结构。图1是根据本专利技术实施例的半导体器件的布局。半导体器件包 括由器件隔离区域120所限定的通道区102、偏压电极区域104、源极线区域106、字线区域108、位线区域110。源极线区域106在半 导体基板上方朝向某一方向延伸。通道区102设置在源极线区域106 上方而具有竖直管结构。偏压电极区域104则位于通道区102中。通道区102的外线宽是F，其中F是两个相邻通道区102之间 的距离。虽然本专利技术实施例中的通道区102的顶面(如图1所示)形 成矩形，但是通道区102的顶面可以形成圆形或多边形。字线区域108朝向一侧延伸，使得字线区域108与源极线区域 106交叉，并且在通道区102之外形成字线区域108，从而具有围绕 型栅极结构。位线区域110设置在通道区102上方且与源极线区域 106重叠，并且朝向一侧延伸。字线区域108的线宽大于通道区102 的线宽，从而覆盖通道区102。图2是示出根据本专利技术实施例的半导体器件的透视图。半导体 器件包括半导体基板210、源极线220、通道结构230、偏压电极240、 栅电极250、位线260。源极线220在半导体基板210上方朝向一侧 延伸。通道结构230形成于源极线220上方而具有竖直管结构。绝缘 膜(未显示)形成于通道结构230的内侧壁上而具有SOI结构。栅 极绝缘膜(未显示)形成于通道结构230的外侧壁上。偏压电极240 形成于包括绝缘膜的通道结构230内部，从而使得偏压电极240与半 导体基板210连接。偏压电极240被施加偏压以便于在通道结构230 中捕获载子(例如空穴或电子)，由此增加数据保持时间。虽然通道 结构230形成为圆形，但是并不限于圆形结构。栅电极250形成于包括栅极绝缘膜的通道结构230外部，而具 有围绕型栅极结构。栅电极250朝向一侧延伸，从而使得栅电极250 与源极线220交叉。栅电极250的线宽大于通道结构230的外线宽， 从而覆盖通道结构230。位线260形成于通道结构230上方而平行于 源极线220。位线接触插塞270可以进一步形成于位线260和通道结 构230之间，从而使得位线260与通道结构230连接。图3a到3s是示出根据本专利技术实施例的半导体器件制造方法的 剖视图。图3a (i)到3s (i)是沿着图1的I-I'截取的剖视图，而图 3a (ii)到3s (ii)是沿着图1的II-n'截取的剖视图。在半导体基 板310上进行清洁工序以移除残余氧化膜。在半导体基板310上方形 成掺杂有第一型杂质的第一硅层312。在第一硅层312上方形成掺杂 有第二型杂质的第二硅层314。在第二硅层314上方形成第一硬掩模 层316。第一硅层312包括单晶硅层。可以使用包含SiCU/SiH4和 SiH2Cl2的气体源和包含HC1和H2的额外气体，在范围为约400°C 到1,000°C的温度下、范围为约1毫托耳(mTorr)到760毫托耳的 压力下形成该单晶硅层。第一硅层312的厚度范围可以为约100A到 5,000A。第一硅层312可以由n型硅层形成。可以通过将PH3植入单 晶层或在形成单晶层的同时植入PH3而形成该n型硅层。可以通过将 第一型杂质离子植入半导体基板310而形成第一硅层312。第一型杂 质包括浓度范围为每立方厘米约lx1018个离子到每立方厘米约 1><1021个离子的磷(P)。第二硅层314包括未掺杂的单晶层。可以使用包含SiCl4/ SiH4 和SiH2Cb的气体源和包含HC1和H2的额外气体，在范围为约400°C 到1,000°C的温度下、范围为约1毫托耳到760毫托耳的压力下形成 该未掺杂的单晶层。第二型杂质可以是包含硼(B)的p型杂质。可 以通过在形成未掺杂的单晶层的同时植入p型杂质而形成掺杂有p 型杂质的第二硅层314。为了使用第二硅层314作为通道，可以将p 型杂质植入未掺杂的单晶层。第二硅层314的第二型杂质的浓度范围 可以为每立方厘米约1><1017个离子到每立方厘米约lxlO个离子。 在本专利技术的一个实施例中，竖直通道结构可以由第二硅层314、金属 层及其组合形成。竖直通道结构本文档来自技高网...

【技术保护点】
一种具有浮体单元结构的半导体器件，所述半导体器件包括：　管型通道，其形成于半导体基板上并与第一导线和第二导线连接；　偏压电极，其形成于所述管型通道中并与所述半导体基板连接；　绝缘膜，其位于所述管型通道和所述偏压电极之间；以及　围绕型栅电极，其形成于所述管型通道上。

【技术特征摘要】
1.一种具有浮体单元结构的半导体器件，所述半导体器件包括管型通道，其形成于半导体基板上并与第一导线和第二导线连接；偏压电极，其形成于所述管型通道中并与所述半导体基板连接；绝缘膜，其位于所述管型通道和所述偏压电极之间；以及围绕型栅电极，其形成于所述管型通道上。2. 根据权利要求1所述的半导体器件，其中， 所述第一导线与所述管型通道的底部连接。3. 根据权利要求1所述的半导体器件，其中， 所述第二导线与所述管型通道的顶部连接。4. 根据权利要求1所述的半导体器件，其中， 所述管型通道的顶面是圆形或多边形的。5. —种制造半导体器件的方法，所述方法包括 在半导体基板上形成传导柱；蚀刻所述传导柱和所述半导体基板的一部分以形成传导管； 在所述传导管的内侧壁上形成绝缘膜；形成与所述半导体基板连接的偏压电极以填充所述传导管； 在所述传导管的外表面上形成栅极绝缘膜；以及 在所述栅极绝缘膜上形成围绕型栅电极。6. 根据权利要求5所述的方法，其中， 形成所述传导柱的步骤包括-在所述半导体基板上形成传导层； 在所述传导层上形成硬掩模层；利用有源区掩模选择性地蚀刻所述硬掩模层，以形成硬掩模图案；在所述硬掩模图案的侧壁上形成间隙壁；以及 使用所述硬掩模图案和所述间隙壁作为蚀刻掩模选择性地 蚀刻所述传导层，以形成所述传导柱。7. 根据权利要求6所述的方法，其中，所述传导层是由p型或未掺杂的硅层形成的，其厚度范围为约 500A到5,000A。8. 根据权利要求6所述的方法，其中， 所述传导层中植入有硼。9. 根据权利要求6所述的方法，其中，所述硬掩模层选自包括氧化膜、氮化硅膜及其组合的群组，其 厚度范围为约500A到5,000A。10. 根据权利要求6所述的方法，其中，所述间隙壁是由氮化硅膜形成的，其厚度范围为约100A到 500A。11. 根据权利要求6所述的方法，其中， 所...

【专利技术属性】
技术研发人员：郑星雄，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR