本发明专利技术提供一种半导体装置,在并排排列的栅极图案(21、22)的端部和并排排列的栅极图案(23、24)的对置端部中,栅极图案(21)的端部与栅极图案(22)的端部相比,更向栅极图案(23、24)一方突出,栅极图案(24)的对置端部与栅极图案(23)的对置端部相比,更向栅极图案(21、22)一方突出。针对缩后一方的栅极图案(22)的端部及栅极图案(23)的对置端部,按照最终形状中不产生后退的程度将修正量设定得较大。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及半导体装置,特别涉及栅极图案的布局。
技术介绍
在半导体装置的制造工艺中,一般通过反复进行包括抗蚀剂涂布、曝光、显像在内的光刻工序、利用抗蚀剂掩模进行要素的图案形成的蚀刻工序、以及抗蚀剂除去工序,在半导体基板上形成集成电路。近年来,伴随着半导体装置的微细化的发展,图案尺寸变得比光刻工序中的曝光波长还小。因此,由于因衍射光的影响而引起的光学邻近效应(opticalproximity effect),会产生设计时的布局尺寸与半导体基板上的实际图案尺寸之间的误差变大的这一问题。为了抑制光学邻近效应,在现有技术中例如进行将栅极长度、栅极间隔限定为一 种或者数种值的这样的布局设计。由此,能够将栅极长度的最终值保持在一定值,能够抑制因光学邻近效应引起的栅极长度的偏差(专利文献I)。此外,还进行不仅维持在对象栅极的左右方向排列的栅极图案的形状规则性、而且还维持在对象栅极的上下方向排列的栅极图案的形状规则性这种的布局设计(专利文献2)。现有技术文献专利文献专利文献I JP特开2007-12855号公报专利文献2 JP特开2008-235350号公报(图I、图18)
技术实现思路
专利技术要解决的课题最近,针对上述的因光学邻近效应而产生的图案的尺寸偏差进行修正是不可缺少的。作为修正光学邻近效应的技术,存在OPC(Optical Proximity effect Correction :光学邻近效应修正)。所谓OPC是根据栅极和与其接近的其他栅极图案之间的距离来预测因光学邻近效应引起的栅极长度及栅极宽度的变动量、并预先修正用于形成栅极的光抗蚀剂的掩模值以便抵消所预测的变动量的技术。不过,在采用这种修正技术时,未必能够实现面积效率高的布局。例如,在针对并排排列的栅极图案在其端部设定了用于防止后退的大的修正量的情况下,相应地端部会变粗从而有可能与邻接的栅极图案接触。即,现有技术中难以在修正光学邻近效应的同时实现面积效率高的栅极图案配置。本专利技术的目的在于在具有并排排列的栅极图案的半导体装置中通过在栅极图案布局方面下工夫从而修正光学邻近效应、同时与现有技术相比可提高集成度。用于解决课题的技术方案在本专利技术的第I方式中,半导体装置具备第I栅极列,其在与第I方向正交的第2方向上排列多个在所述第I方向上延伸的栅极图案;多个对置端部,其配置成与所述第I栅极列的各栅极图案的端部对置,由栅极图案构成,由所述端部和与其对置的所述对置端部的组构成的端部对,在所述第2方向上配置成锯齿状。根据该第I方式,由第I栅极列的各栅极图案的端部、和与其对置的其他的栅极图案的对置端部的组构成的端部对,在栅极图案排列的第2方向上配置成锯齿状。因此,对于第I栅极列的各栅极图案的端部之中缩后一方,能够按照在最终形状中不产生后退的程度将修正量设定得较大。由此,相邻的栅极图案彼此不会短路,能够使得端部与对置端部之间的间隔变窄,可提高半导体装置的集成度。此外,在相同电路面积的情况下,能够确保更大的晶体管活性区域。在本专利技术的第2方式中,半导体装置具备第I栅极列,在与第I方向正交的第2方向上排列多个在所述第I方向上延伸的栅极图案;和多个对置端部,其配置成与所述第I栅极列的各栅极图案的端部对置,由栅极图案构成,所述第I栅极列的各栅极图案的端部中的粗的端部和细的端部交替形成,所述对置端部中的与粗的所述端部对置的对置端部形成得较细,与细的所述端部对置的对置端部形成得较粗。 根据该第2方式,第I栅极列的各栅极图案的端部中的粗端部和细端部交替形成。即,第I栅极列的各栅极图案的端部每隔一个按照最终形状中不产生后退的程度将修正量设定得较大。由此,相邻的栅极图案彼此不会短路,能够使得端部与对置端部的间隔变窄,能够提高半导体装置的集成度。此外,在相同电路面积的情况下,能够确保更大的晶体管活性区域。在本专利技术的第3方式中,半导体装置具备第I及第2栅极图案,其在第I方向上延伸,在与所述第I方向正交的第2方向上排列;和第3及第4栅极图案,其在所述第I方向上延伸,在所述第2方向上排列,具有被配置成与所述第I及第2栅极图案的端部分别对置的对置端部,所述第I栅极图案的端部与所述第2栅极图案的端部相比,更向所述第3及第4栅极图案一方突出,所述第4栅极图案的对置端部与所述第3栅极图案的对置端部相t匕,更向所述第I及第2栅极图案一方突出。根据该第3方式,在并排排列的第I及第2栅极图案的端部、并排排列的第3及第4栅极图案的对置端部中,第I栅极图案的端部与第2栅极图案的端部相比,更向第3及第4栅极图案一方突出,第4栅极图案的对置端部与第3栅极图案的对置端部相比,更向第I及第2栅极图案一方突出。因此,针对缩后一方的第2栅极图案的端部及第3栅极图案的对置端部,能够按照最终形状中不产生后退的程度将修正量设定得较大。由此,相邻的栅极图案彼此不会短路,能够使得端部与对置端部之间的间隔变窄,可提高半导体装置的集成度。此外,在相同电路面积的情况下,能够确保更大的晶体管活性区域。在本专利技术的第4方式中,半导体装置具备第I及第2栅极图案,其在第I方向上延伸,在与所述第I方向正交的第2方向上排列;和第3及第4栅极图案,其在所述第I方向上延伸,在所述第2方向上排列,具有被配置成与所述第I及第2栅极图案的端部分别对置的对置端部,所述第2栅极图案的端部形成得比所述第I栅极图案的端部粗,所述第3栅极图案的对置端部形成得比所述第4栅极图案的对置端部粗。根据该第4方式,在并排排列的第I及第2栅极图案的端部、并排排列的第3及第4栅极图案的对置端部中,第2栅极图案的端部形成得比第I栅极图案的端部粗,第3栅极图案的对置端部形成得比第4栅极图案的对置端部粗。即,第2栅极图案的端部及第3栅极图案的对置端部按照在最终形状中不会产生后退的程度将修正量设定得较大。由此,相邻的栅极图案彼此不会短路,能够使得端部与对置端部之间的间隔变窄,可提高半导体装置的集成度。此外,在相同电路面积的情况下,能够确保更大的晶体管活性区域。专利技术的效果 根据本专利技术,能够提高具有栅极图案的半导体装置的集成度。此外,在相同电路面积的情况下,由于能够确保更大的晶体管活性区域,因此能够实现晶体管的栅极宽度的扩大、晶体管的驱动电流的增大。附图说明图I是表示实施方式I涉及的半导体装置中的栅极图案的特征的图。图2是表示实施方式I涉及的半导体装置的布局的一例的图。图3是用于说明栅极图案的布局形状与最终形状(finished shape)之间关系的图。图4是用于说明实施方式I的效果的图,是表示栅极图案的布局形状和最终形状的图。图5是表示实施方式2涉及的半导体装置的布局的一例的图。图6是表不端部对(end pairs)没有配置成锯齿状(staggered manner)时的例子的图。图7是表示实施方式3中的针对存储单元阵列的应用例的图。具体实施例方式以下,参照附图详细说明本专利技术的实施方式。(实施方式I)图I是表示实施方式I涉及的半导体装置中的栅极图案的特征的图。在该图中,(a)表示栅极图案的布局形状,(b)表示栅极图案的最终形状。在图I中,第I及第2栅极图案11、12配置在活性区域IOa之上,在第I方向(图面纵向)上延伸,在与第I方向垂直的第2方向(图面横向)上排列。此外,第3及第4栅极图案1本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员:田丸雅规,
申请(专利权)人:松下电器产业株式会社,
类型:发明
国别省市:
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