半导体结构及其制造方法技术

本发明专利技术公开了一种半导体结构及其制造方法。该半导体结构包括一第一掺杂阱、一第一掺杂电极、一第二掺杂电极、多个掺杂条纹与一掺杂顶区。掺杂条纹位于第一掺杂电极与第二掺杂电极之间的第一掺杂阱上。掺杂条纹互相分开。掺杂顶区位于掺杂条纹上，并延伸于掺杂条纹之间的第一掺杂阱上。第一掺杂阱与掺杂顶区具有一第一导电类型。掺杂条纹具有相反于第一导电类型的一第二导电类型。本发明专利技术各实施例的结构和方法能降低装置的开启阻抗，提升开启电流与效能。

【技术实现步骤摘要】

本专利技术是有关于，特别是有关于高压半导体装置及其制造方法。
技术介绍
在近几十年间，半导体行业持续缩小半导体结构的尺寸，并同时改善速率、效能、密度及集成电路的单位成本。在一般提升装置耐压程度的方法中，举例来说，利用单一个掩膜在漂移区上形成表面轮廓相同而深度范围不同的场板区域(Field Plate Regions,即在漂移区上形成表面轮廓的区域)。然而，这种技术对装置阻抗的降低与开启电流的提升程度仍有限
技术实现思路
本专利技术是有关于。半导体结构在掺杂电极之间具有掺杂条纹与掺杂顶区。掺杂条纹互相分开。掺杂顶区位于掺杂条纹上，并延伸于掺杂条纹之间的区域上。因此能降低半导体结构的开启阻抗，提升开启电流与效能，且不影响半导体结构耐压程度。提供一种半导体结构。半导体结构包括一第一掺杂阱、一第一掺杂电极、一第二掺杂电极、多个掺杂条纹与一掺杂顶区。掺杂条纹位于第一掺杂电极与第二掺杂电极之间的第一掺杂阱上。掺杂条纹互相分开。掺杂顶区位于掺杂条纹上，并延伸于掺杂条纹之间的第一掺杂阱上。第一掺杂阱与掺杂顶区具有一第一导电类型。掺杂顶区的掺杂浓度大于第一掺杂阱的掺杂浓度。掺杂条纹具有相反于第一导电类型的一第二导电类型。提供一种半导体结构的制造方法。方法包括以下步骤。形成多个掺杂条纹于一第一掺杂阱上。掺杂条纹互相分开。形成一掺杂顶区于掺杂条纹上，并延伸于掺杂条纹之间的第一掺杂阱上。形成一第一掺杂电极与一第二掺杂电极，分别位于掺杂顶区的相对侧上的第一掺杂阱上。第一掺杂阱与掺杂顶区具有一第一导电类型。掺杂条纹具有相反于第一导电类型的一第二导电类型。本专利技术各实施例的结构和方法能降低装置的开启阻抗，提升开启电流与效能，且不影响装置耐压程度。下文特举优选实施例，并配合所附附图，作详细说明如下附图说明图I绘示根据一实施例的半导体结构的俯视图。图2绘示根据一实施例的半导体结构的俯视图。图3绘示根据一实施例的半导体结构的俯视图。图4绘示根据一实施例的半导体结构的剖面图。图5绘示根据一实施例的半导体结构的剖面图。图6绘示根据一实施例的半导体结构的剖面图。图7绘示根据一实施例的半导体结构的剖面图。图8绘示一实施例的半导体结构的I-V曲线。图9绘示根据一实施例的半导体结构的俯视图。图10绘示根据一实施例的半导体结构的俯视图。图11绘示根据一实施例的半导体结构的俯视图。图12A至图19B绘示根据一实施例的半导体结构的工艺。主要组件符号说明2、202:衬底4、204 :第一掺杂阱6,206 :第二掺杂阱8、108、208 :掺杂条纹10、110、210 :掺杂顶区12、112、212 :第一掺杂电极14、114、214 :第二掺杂电极16、116、216 :第三掺杂电极18,218 :第三掺杂阱20、120、220 :第四掺杂电极22、222:介电结构24,224 :栅极结构26、226 :层间介电层28、228:导电层具体实施例方式图I至图3绘示根据一实施例的半导体结构的俯视图。图4与图5绘示根据一实施例的半导体结构的剖面图。图6与图7绘示根据另一实施例的半导体结构的剖面图。图8绘示一实施例的半导体结构的I-V曲线。图9至图11绘示根据另一实施例的半导体结构的俯视图。请参照图4，半导体结构包括衬底2。第一掺杂阱4位于衬底2上。第二掺杂阱6位于第一掺杂阱4上。掺杂条纹8位于第一掺杂阱4上。掺杂顶区10位于掺杂条纹8上。第一掺杂电极12位于第一掺杂讲4上。第二掺杂电极14位于第二掺杂讲6上。第三掺杂电极16位于第二掺杂讲6上。第三掺杂讲18位于衬底2上。第四掺杂电极20位于第三掺杂阱18上。介电结构22位于衬底2上。栅极结构24位于第二掺杂电极14与介电结构22之间的第二掺杂讲6上,并延伸至介电结构22上。层间介电层26位于衬底2上。导电层28填充层间介电层26的开口并电性连接于第一掺杂电极12、第二掺杂电极14、第三掺杂电极16、第四掺杂电极20与栅极结构24。图5的半导体结构与图4的半导体结构的差异在于，图5的半导体结构省略掺杂条纹8。在一实施例中，图4所示的半导体结构是沿图3的AA’线段绘制出。图5所示的半导体结构是沿图3的BB’线段绘制出。图3为图I与图2的半导体结构以虚线围住部分的放大图。图3绘示半导体结构的掺杂条纹8、掺杂顶区10、第一掺杂电极12、第二掺杂电极14、第三掺杂电极16与第四掺杂电极20。图I是省略图3中的掺杂顶区10。图2是省略图3中的掺杂条纹8。请参照图4，在一实施例中，第一掺杂阱4、掺杂顶区10、第一掺杂电极12与第二掺杂电极14是具有第一导电类型(a first conductivity type)。衬底2、第二掺杂讲6、掺杂条纹8、第三掺杂电极16、第三掺杂讲18与第四掺杂电极20是具有相反于第一导电类型的第二导电类型(a second conductivity type)。举例来说,第一导电类型可为N型,第二导电类型可为P型。在其它实施例中，第一导电类型可为P型，第二导电类型可为N型。在一实施例中，半导体结构为金属氧化物半导体(MOS)，例如NMOS或PM0S。第一掺杂电极12可作为漏极。第二掺杂电极14可作为源极。在另一实施例中，第一掺杂电极12与第二掺杂电极14是具有相反的导电类型。举例来说，第一掺杂电极12具有P导电类型，第二掺杂 电极14具有N导电类型。此例的半导体结构可为绝缘栅双极性晶体管(IGBT)。如图6与图7所示的半导体结构可为二极管。请参照图3，掺杂条纹8互相分开。在实施例中，掺杂条纹8的宽度W为0. 2um至20um。掺杂条纹8之间的间距D为0. 2um至20um。请参照图3至图5，掺杂顶区10位于掺杂条纹8上，并延伸于掺杂条纹8之间的第一掺杂阱4上。在实施例中，使用掺杂顶区10能帮助掺杂条纹8的空乏效率与程度，因此能降低装置的开启阻抗，提升开启电流与效能，且不影响装置耐压程度。面积大的掺杂顶区10也能增加漏极区的(N型)掺杂浓度，而降低漏极区表面的电阻。实施例中半导体结构可应用于高压、超高压的MOS、IGBT与二极管。请参照图8，相比于一般的半导体结构，实施例中半导体结构(超高压横向扩散金属氧化物半导体(LDMOS))漏极端的开启阻抗可降低约15%，电流提升约17. 5%0此外，实施例中半导体结构的击穿电压维持在700V以上。半导体结构也可以具有如图9至图11所示的布局。图11为图9与图10的半导体结构以虚线围住部分的放大图。图11绘示半导体结构的掺杂条纹108、掺杂顶区110、第一掺杂电极112、第二掺杂电极114、第三掺杂电极116与第四掺杂电极120。图9是省略图11中的掺杂顶区110。图10是省略图11中的掺杂条纹108。图12A至图19B绘示根据一实施例的半导体结构的工艺。标记为A的图是绘示半导体结构中，掺杂顶区位于掺杂条纹上的部分的剖面图，例如图3的AA’线段的剖面图。标记为B的图是绘示半导体结构中，掺杂顶区延伸于掺杂条纹之间的第一掺杂阱上的部分的剖面图，例如图3的BB’线段的剖面图。请参照图12A与图12B，提供一衬底202例如块状硅或绝缘层上覆硅(SOI)。第一掺杂阱204形成于衬底202上。第二掺杂阱206形成于第一掺杂阱204上。第三掺杂阱218形成于衬底202本文档来自技高网...

【技术保护点】
一种半导体结构，其特征在于，包括：一第一掺杂阱；一第一掺杂电极；一第二掺杂电极；多个掺杂条纹，位于该第一掺杂电极与该第二掺杂电极之间的该第一掺杂阱上，其中这些掺杂条纹互相分开；以及一掺杂顶区，位于这些掺杂条纹上，并延伸于这些掺杂条纹之间的该第一掺杂阱上，其中，该第一掺杂阱与该掺杂顶区具有一第一导电类型，这些掺杂条纹具有相反于该第一导电类型的一第二导电类型。

【技术特征摘要】

【专利技术属性】
技术研发人员：林镇元，林正基，连士进，吴锡垣，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：