制造栅极介电层的方法技术

本发明专利技术涉及集成电路制造，更具体地来说，涉及带有栅极介电层的半导体器件。一种半导体器件的示例性结构包括：衬底，具有第一有源区域；第一栅极结构，位于第一有源区域上方，其中，第一栅极结构包括第一界面层，具有凸形顶面；第一高-k电介质，位于第一界面层上方；以及第一栅电极，位于第一高-k电介质上方。

【技术实现步骤摘要】

本专利技术涉及集成电路制造，更具体地，涉及带有栅极介电层的半导体器件。
技术介绍
半导体集成电路(IC)工业经历了快速的发展。IC材料和设计中的技术进步产生出数代1C，每代IC都比上一代IC具有更小更复杂的电路。随着晶体管尺寸的减小，为了在栅极长度减小的情况下保持性能，栅极介电层的厚度必须 减小。然而，为了降低栅极泄漏，需要使用高介电常数(高-k)栅极电介质，这种栅极电介质能够在保持与未来的技术节点中所使用的栅极介电层可能提供的有效厚度相同的同时，也会具有更大的物理厚度。该栅极介电层进一步包括界面层，用于降低高-k栅极电介质和硅衬底之间的损坏。然而，在互补金属氧化物半导体(CMOS)制造中，存在着实现上述特征和工艺的挑战。随着栅极长度和器件之间间隔的减小，这种问题尤为突出。例如，因为栅极介电层的厚度变化会导致输入/输出(I/o)器件的阈值电压产生变化，所以对I/O器件来说难以获得稳定的阈值电压，从而增加了器件不稳定性和/或器件损坏的可能性。
技术实现思路
在一个实施例中，一种半导体器件，包括衬底，具有第一有源区域；第一栅极结构，位于第一有源区域上方，其中，第一栅极结构包括第一界面层，具有凸形顶面；第一高-k电介质，位于第一界面层上方；以及第一栅电极，位于第一高-k电介质上方。其中，第一界面层包含氟掺杂氧化硅或者氟掺杂氮氧化硅。其中，第一界面层的氟浓度的原子百分比处于大约2%到8%的范围内。其中，凸型顶面包括最高点，最高点朝着凸型顶面的边缘倾斜。其中，第一界面层的最小厚度与第一界面层的最大厚度的比例为O. 5到O. 7。其中，第一高_k电介质包含氟掺杂高_k电介质。其中，氟掺杂高_k电介质的氟浓度的原子百分比处于大约2%到8%的范围内。其中，氟掺杂高_k电介质包含氟掺杂氧化铪。该半导体器件进一步包括第二栅极结构，位于第二有源区域上方，其中，第二栅极结构包括第二界面层，具有凹型顶面；第二高_k电介质，位于第二界面层上方；以及第二栅电极，位于第二高-k电介质上方。其中，第二界面层包含氧化硅或者氮氧化硅。其中，凹型顶面包括最低点，最低点朝着凹形顶面的边缘倾斜。其中，第二界面层的最小厚度与第二界面层的最大厚度的比例为O. 6到O. 8。其中，第二界面层的最大厚度小于第一界面层的最大厚度。其中，第二界面层的最大厚度与第一界面层的最大厚度的比例为O. 3到O. 9。其中，第一栅极结构是输入/输出(I/O)器件的一部分，第二栅极结构是核心器件的一部分。在另一个实施例中，一种半导体器件，包括衬底，具有第一有源区域；第一栅极结构，位于第一有源区域上方，其中，第一栅极结构包括第一界面层，具有凸形顶面；第一高-k电介质,位于第一界面层上方；以及第一栅电极，位于第一高_k电介质上方；第二栅极结构，位于第二有源区域上方，其中，第二栅极结构包括第二界面层，具有凹形顶面；第二高_k电介质，位于第二界面层上方；以及第二栅电极，位于第二高_k电介质上方。在又一实施例中，一种，包括在衬底上方形成界面层；在界面层上形成高_k电介质；以及在高_k电介质和界面层上实施含氟等离子处理。其中，使用选自NF3、CF4JP SF6的化学品作为氟气源进行执行实施含氟等离子处理的步骤。 其中，在大约50mTorr到IOOmTorr的压力下执行实施含氟等离子处理的步骤。其中，在大约100°C到350°C的温度下执行实施含氟等离子处理的步骤。其中，在大约500W到3000W的电源功率下执行实施含氟等离子处理的步骤。通过参考附图，在以下实施例中进行了详细描述。附图说明根据以下结合附图的详细描述可以最好地理解本专利技术。需要强调的是，根据工业中的标准实践，各种不同部件没有按比例绘制，并且只是用于图示的目的。实际上，为了使论述清晰，可以任意增加或减小各种部件的数量和尺寸。图I是示出了根据本公开的各个方面的的流程图；以及图2A-图2H示出了根据本公开的各个方面的处于各个制造阶段的半导体器件的栅极介电层的横截面示意图。具体实施例方式应该理解，以下公开内容提供了许多用于实施所公开的不同特征的不同实施例或实例。以下描述组件和配置的具体实例以简化本专利技术。当然，这仅仅是实例，并不是用于限制本专利技术。例如，在以下描述中，第一部件形成在第二部件上方或者之上可以包括第一部件和第二部件直接接触的实施例，还可以包括在第一部件和第二部件之间插入有附加部件，从而使得第一部件和第二部件不直接接触的实施例。另外，本公开的内容可以在不同实例中重复参考标号和/或字母。这种重复是为了简化和清晰的目的，并且没有在本质上表示各个实施例和/或所讨论配置之间的关系。另外，本公开提供了“后栅极(gate last)”金属栅极工艺的实例，然而，本领域技术人员可以了解到对于其他工艺的适用性和/或其他材料的使用。参考图1，示出了根据本公开的各个方面的栅极介电层的方法100的流程图。方法100开始于步骤102，其中，在衬底上方形成界面层。方法100继续进行到步骤104，其中，在界面层上形成高-k电介质。方法100继续进行到步骤106，其中，在高-k电介质和界面层上实施含氟等离子体处理。以下描述示出了可以根据图I的方法100制造的栅极介电层的实施例。参考图2A-图2H，示出了根据本公开的各个方面的处于各个制造阶段的半导体器件200的栅极介电层222i的横截面示意图。注意，图I中的方法没有制造出完整的半导体器件200。可以使用互补金属氧化物半导体(CMOS)技术处理来制造完整的半导体器件200。因此，可以理解，可以在图I的方法100之前、之中、和之后提供附加工艺，可以只在本文中简要描述一些其他工艺。另外，为了更好地理解本公开的专利技术构思，将图I到图2H进行了简化。例如，尽管附图示出了半导体器件200的栅极介电层222i，但是，可以理解，集成电路(IC)可以包括多个其他器件，这些其他器件包括电阻器、电容器、电感器、熔丝等等。参考图2A，提供了衬底202。在一个实施例中，衬底202包括水晶硅衬底(例如，晶圆)。根据设计需求(例如，P-型衬底或者η-型衬底)，衬底202可以包括各种掺杂配置。另外，衬底202可以包括外延层Gpi layer)，为了改进性能，可以将该衬底进行应变，和/或该衬底可以包括绝缘体上硅(SOI)结构。衬底202可以包括输入/输出(I/O)器件200i的第一有源区域204i、核心器件200c的第二有源区域204c、以及隔离区域206。根据设计需求，有源区域204i/204c可以包括各种掺杂配置。在一些实施例中，可以利用P-型掺杂剂或者η-型掺杂剂来掺杂有源区域204i/204c。例如，可以利用诸如硼或者BFJ^p-型掺杂剂；利用诸如磷或者砷的η-型掺杂 剂；和/或上述的组合来掺杂有源区域204i/204c。有源区域204i/204c可以起到为N-型金属氧化物半导体器件(称为NM0S)配置的区域和为P-型金属氧化物半导体器件(称为PM0S)配置的区域的作用。隔离区域206可以形成在衬底202上，从而将各个有源区域204i/204c相互隔离。隔离区域206可以利用诸如硅的局部氧化(LOCOS)或者浅沟槽隔离(STI)的隔离技术，来限定和电隔离各个有源区域204i/204c。在本实施例中，隔离区域206包括STI。本文档来自技高网...

【技术保护点】
一种半导体器件，包括：衬底，具有第一有源区域；第一栅极结构，位于所述第一有源区域上方，其中，所述第一栅极结构包括：第一界面层，具有凸型顶面；第一高？k电介质，位于所述第一界面层上方；以及第一栅电极，位于所述第一高？k电介质上方。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：李威养，于雄飞，李达元，许光源，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：