ONO结构及其制造方法技术

一种ONO结构的制备方法，包括以下步骤：提供一半导体衬底，所述半导体衬底具有源区和浅沟槽隔离结构，所述浅沟槽隔离结构顶端高于所述有源区；在所述半导体衬底表面依次形成下层氧化层、中层氮化层、牺牲氧化层和阻隔层，覆盖所述源区和所述浅沟槽隔离结构；进行干法刻蚀工艺，停止于所述浅沟槽隔离结构顶端；去除所述阻隔层；沉积上层氧化层，从而形成ONO结构。本发明专利技术所述ONO结构形成于所述有源区上方以及所述浅沟槽隔离结构的侧壁，形成U字形结构，相比于现有平面的ONO结构，大大增加了同等线宽大小情况下ONO结构的面积，进而扩大了电荷存储区的面积，从而大大提高了存储能力。

【技术实现步骤摘要】

本专利技术涉及一种半导体器件结构及其制造方法，尤其涉及一种快闪存单元结构(Flash Memory Cells)中的氧化物-氮化物-氧化物(Oxide-nitride-oxide, 0N0)电介质(Dielectric)及其制造方法。
技术介绍
半导体存储产品通常包含一存储矩阵(Memory array),其中包括矩阵排列的存储单元。半导体器件其中的一种类型是快闪存储元件，其中包括快闪存储单元，每一快闪存储单元包括一存储电荷的浮栅(Floating-gate)电极,而此电荷由浮栅电极底下的一道新区域所提供，而此浮栅电极通常包含一存储电荷的电介质，在浮栅电极中常见的节电结构为氧化物-氮化物-氧化物(0N0)结构。这种形式的结构在决定快闪存储元件的操作特性(Operating Characteristic)及可靠性(Reliability)上举足轻重。举例来说，高品质的0N0电介质结构应该提供如低缺陷密度(Defect Density)、长的故障平均时间(Mean time to failure)以及高电荷保持性能(Retention Capability)。对于Flash产品，随着器件特性尺寸的不断缩小，传统的平面0N0结构用来存储电荷的面积也会相应地变小并使得总存储电荷降低。由于总存储电荷的锐减，Flash的数据读取难度将大幅增加。另外，Flash器件的重要性能参数中的保留时间(Retention time)也会被大幅度的降低。因此需要一种能够实现在器件特性尺寸缩小的情况下维持电荷存储区面积的结构及制造方法。
技术实现思路
本专利技术要解决的技术问题是，提供一种能够实现在器件特性尺寸缩小的情况下维持电荷存储区面积的结构及制造方法。为解决上述问题，本专利技术提供一种0N0结构的制备方法，包括以下步骤提供一半导体衬底，所述半导体衬底中具有包括有源区和浅沟槽隔离结构，所述浅沟槽隔离结构顶端高于所述有源区的顶端；在所述半导体衬底表面依次形成下层氧化层、中层氮化层、牺牲氧化层和阻隔层，覆盖所述源区和所述浅沟槽隔离结构；进行干法刻蚀工艺，停止于所述浅沟槽隔离结构顶端；去除所述阻隔层和牺牲氧化层；沉积上层氧化层，从而形成呈“U”形的0N0结构。进一步的，所述浅沟槽隔离结构顶端高于所述有源区顶端，高度差大于400人。进一步的，所述下层氧化层采用原位蒸汽制作法或炉管热氧化法形成。进一步的，所述中层氮化层采用炉管热氧化法形成。、进一步的，所述阻隔层为底部抗反射涂层。本专利技术提供一种ONO结构，位于浅沟槽隔离结构之间的有源区上方，其特征在于，所述ONO结构包括下层氧化层、中层氮化层和上层氧化层，所述ONO结构呈”U”形，覆盖于所述源区上方及所述浅沟槽隔离结构的侧壁。综上所述，本专利技术所述ONO结构形成于所述有源区上方以及所述浅沟槽隔离结构的侧壁，形成U字形结构，大大增加了 ONO结构的面积，则在同等面积大小条件下，增大ONO的面积，进而扩大了电荷存储区的面积，从而大大提高了存储能力。附图说明图I为本专利技术所述ONO结构制造方法的简要流程示意图。图2 图5为本专利技术中所述ONO结构制造过程中的结构示意图。 具体实施例方式为使本专利技术的内容更加清楚易懂，以下结合说明书附图，对本专利技术的内容作进一步说明。当然本专利技术并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本专利技术的保护范围内。其次，本专利技术利用示意图进行了详细的表述，在详述本专利技术实例时，为了便于说明，示意图不依照一般比例局部放大，不应以此作为对本专利技术的限定。本专利技术的核心思想是形成一种“U”字形的ONO结构，覆盖于所述有源区上方及所述浅沟槽隔离结构的侧壁，从而达到增加了 ONO结构的表面积，提高存储能力的目的。图I为本专利技术所述ONO结构制造方法的简要流程示意图，图2 图5为本专利技术中所述ONO结构制造过程中的结构示意图。请结合图I至图5，本专利技术提供的ONO结构的制备方法，包括以下步骤SOl :提供一半导体衬底100，所述半导体衬底100包括浅沟槽隔离结构101和有源区102，其中有源区102位于相邻的浅沟槽隔离结构101之间的半导体衬底100中。其中，所述浅沟槽隔离结构101顶端高于所述有源区102的顶端，则后续形成的ONO结构能够沉积在所述浅沟槽隔离结构101的侧壁。在本实施例，所述浅沟槽隔离结构101的形成过程如下首先，在半导体衬底100表面依次形成衬垫氧化层103和衬垫氮化层(未图示)；接着，利用光刻工艺在预设区域开辟窗口，刻蚀形成沟槽，在所述半导体衬底100上沉积介电材质以填充所述沟槽，在本实施例中所述介电材质为氧化硅，可通过高密度等离子化学气相沉积法形成(HDPCVD)；接下来，进行化学机械研磨，停止于所述衬垫氮化层，利用湿法刻蚀去除所述衬垫氮化层，从而形成如图2所示的浅沟槽隔离结构101。其中较佳的，所述衬垫氮化层的厚度在600人 800人之间，所述有源区102的厚度在400人 600人之间，从而确保在沉积工艺及研磨工艺中的浅沟槽隔离结构101高于所述有源区102，所述浅沟槽隔离结构101的高度至少大于400人,有利于增大后续形成在浅沟槽隔离结构101侧壁的ONO结构的面积。S02 :在所述半导体衬底100表面依次形成下层氧化层103、中层氮化层104、牺牲氧化层106 (为描述简单，所述下层氧化层103、中层氮化层104、牺牲氧化层106所组成的堆叠结构标记为105)和阻隔层107，所述堆叠结构105覆盖所述源区102和所述浅沟槽隔离结构101，即可形成如图3所示结构。其中，所述下层氧化层103可采用原位蒸汽制作法或炉管热氧化法形成，所述中层氮化层104可采用炉管热氧化法形成。所述阻隔层107的厚度大于所述浅沟槽隔离结构101与有源区102的高度差，较佳的，所述阻隔层107为底部抗反射涂层。所述下层氧化层103的厚度、中层氮化层104以及阻隔层107的厚度根据实际工艺需要确定，在此不予限定，但是本领域技术人应是知晓的。 S03 :进行干法刻蚀工艺，停止于所述浅沟槽隔离结构101的顶端；在本实施例中，利用干法刻蚀工艺进行回刻蚀，直至停止在所述浅沟槽隔离结构101的顶端，则在所述有源区102上方以及所述浅沟槽隔离结构101的侧壁保留有所述下层氧化层、中层氮化层、牺牲氧化层组成的堆叠结构105和阻隔层107，具体如图4所示。S04 :去除所述阻隔层107和牺牲氧化层106，所述牺牲氧化层106为了防止在去除阻隔层107的过程中损伤到中层氮化层104的表面，去除所述阻隔层107采用湿法刻蚀，在刻蚀过程中同时去除牺牲氧化层106，以保护中层氮化层104。S05 :在所述中层氮化层104上沉积上层氧化层108，从而形成ONO结构109，所述ONO结构109包括下层氧化层103、中层氮化层104、上层氧化层108。在本实施例中，上层氧化层108的形成方法为热氧化法，厚度依据实际工艺确定。如图5所示，所述ONO结构109位于所述有源区102和所述浅沟槽隔离结构101的侧壁。如图5所示，本专利技术一实施例中所述ONO结构109，位于浅沟槽隔离结构101之间的有源区102上方，包括下层氧化层103、中层氮化层104、上层氧化层108，所述ONO结构109呈“U”形，覆盖于所述有源区1本文档来自技高网...

【技术保护点】
一种ONO结构的制备方法，其特征在于，包括以下步骤：提供一半导体衬底，所述半导体衬底中包括有源区和浅沟槽隔离结构，所述浅沟槽隔离结构顶端高于所述有源区的顶端；在所述半导体衬底表面依次形成下层氧化层、中层氮化层、牺牲氧化层和阻隔层；进行干法刻蚀工艺，停止于所述浅沟槽隔离结构顶端；去除所述阻隔层和牺牲氧化层；沉积上层氧化层，从而形成呈“U”形的ONO结构。

【技术特征摘要】

【专利技术属性】
技术研发人员：蔡国辉，李鹏，汪小军，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：