半导体器件及其形成方法技术

本发明专利技术提供了一种半导体器件及其形成方法，在该半导体器件中由两个子栅独立地控制一个沟道区以抑制泄漏电流的产生。

【技术实现步骤摘要】

本文中所描述的专利技术思想涉及。
技术介绍
由于半导体器件的诸如小型化、多功能和/或降低成本的特性，它们对于电子工业越来越有吸引力。随着电子工业的发展，半导体器件趋向于更加集成。为了实现半导体器件的高度集成，半导体器件的图案宽度持续减小。然而，由于图案宽度减小导致需要新的曝光技术和/或高成本的曝光技术，所以实现半导体器件的高度集成逐渐变得困难。因此，近年来已经对新的集成技术进行了大量研究。
技术实现思路
本专利技术思想的实施例提供一种。在本专利技术思想的一个方面中，该半导体器件可以包括布置在衬底上的栅电极；形成在所述衬底上从而将要分别与所述栅电极的两端相邻的第一杂质注入区和第二杂质注入区；以及在所述第一杂质注入区和所述第二杂质注入区之间形成的沟道区。所述栅电极可以包括与所述第一杂质注入区相邻的第一子栅电极和与所述第二杂质注入区相邻的第二子栅电极。所述第一子栅电极和所述第二子栅电极可以布置在所述沟道区上。根据一个示例性实施例，所述第一子栅电极和所述第二子栅电极可以平行地布置在所述衬底的顶面上。所述第一子栅电极和所述第二子栅电极可以延伸跨过所述衬底以分别构成第一子字线和第二子字线。所述第一子字线和第二子字线的端部的宽度可以大于所述第一子栅电极和第二子栅电极的宽度。根据另一个示例性实施例，所述第一子栅电极可以布置在所述衬底中，并且所述第二子栅电极可以布置在所述衬底中的所述第一子栅电极上。所述第一杂质注入区和所述第二杂质注入区可以从所述衬底的表面延伸到所述衬底中。在这种情况下，所述第二杂质注入区的底面可以高于所述第二子栅电极的底面，并且所述第一杂质注入区的底面可以低于所述第一子栅电极的顶面。所述第一杂质注入区和第二杂质注入区中的至少一个的宽度为5至20纳米。所述半导体器件还可以包括分别与所述衬底上的所述第一杂质注入区和所述第二杂质注入区接触的第一导电焊盘和第二导电焊盘。所述第一导电焊盘和第二导电焊盘可以分别具有比所述第一杂质注入区和第二杂质注入区中的至少一个更大的宽度。可替换地，所述第二杂质注入区可以与所述衬底的表面相邻地布置，并且所述第一杂质注入区可以布置在比所述第一子栅电极的顶面低的位置处。所述半导体器件还可以包括布置在所述衬底上并且电连接到所述第一杂质注入区的位线；以及与所述栅电极绝缘并且穿过所述衬底与所述位线和所述第一杂质注入区接触的位线接触。所述衬底可以包括单元阵列区域和外围电路区域。在这种情况下，所述半导体器件还可以包括在所述外围电路区域中布置的外围电路栅电极。所述外围电路栅电极可以包括与所述位线相同的材料。所述半导体器件还可以包括与所述衬底中的所述第一杂质注入区接触的位线。所述第一子栅电极和所述第二子栅电极可以延伸跨过所述衬底的内侧以分别构成第一子字线和第二子字线。所述第一子字线的端部的侧壁可以不与所述第二子字线的端部的侧壁垂直交叠。所述第一子字线和第二子字线的端部可以分别具有L形状，并且所述第一子字线的端部的顶面可以与所述第二子字线的端部的顶面共面。可替换地，所述第一子字线和第二子字线的端部可以延伸到所述衬底上以彼此形成台阶形状。所述第一子栅电极和第二子栅电极可以分别具有半圆形截面。 所述半导体器件还可以包括布置在所述第二杂质注入区上并且电连接到所述第二杂质注入区的数据存储元件。所述半导体器件可以是动态随机存取存储器(DRAM)，所述数据存储元件可以是电容器。在存储于所述电容器中的数据的保持(或待机)期间，向所述第一子栅电极和第二子栅电极施加不同的电压。施加到所述第一子栅电极的电压可以低于施加到所述第二子栅的电压。更具体地，施加到所述第一子栅电极的电压可以小于0伏特，施加到所述第二子栅电极的电压可以大于0伏特。根据一些实施例，所述半导体器件还可以包括在所述第一子栅电极和所述衬底之间插入的第一栅极绝缘体以及在所述第二子栅电极和所述衬底之间插入的第二栅极绝缘体。在这种情况下，所述第二栅极绝缘体或所述第一栅极绝缘体可以延伸以被插入在所述第一子栅电极和所述第二子栅电极之间。根据其他实施例，所述半导体器件还可以包括在所述第一子栅电极和所述衬底之间插入的第一栅极绝缘体。所述第一栅极绝缘体可以延伸以被插入在所述第二子栅电极和所述衬底之间以及被插入在所述第一子栅电极和所述第二子栅电极之间。在本专利技术思想的另一个方面中，所述方法可以包括步骤在衬底上形成彼此绝缘的第一子栅和第二子栅；与所述第一子栅相邻地在所述衬底上形成第一杂质注入区；以及与所述第二子栅相邻地在所述衬底上形成第二杂质注入区。根据上述的半导体器件，栅电极包括独立地对沟道区进行控制的第一子栅电极和第二子栅电极。向所述第一和第二子栅电极施加不同的电压以防止由GIDL现象产生泄漏电流并且增加导通电流。另外，减小杂质注入区的宽度从而相对地增加了子栅图案的宽度。因此，可以改进阈值特性并且可以减小阈值电压分布。此外，在杂质注入区上形成相对宽的焊盘以便容易执行接触形成工艺并减小接触电阻。附图说明图I是根据一个专利技术思想的半导体器件的电路图。图2是根据本专利技术思想的一个示例的半导体器件的截面图。图3A是根据本专利技术思想的另一个示例的半导体器件的截面图。图3B是根据本专利技术思想的又一个示例的半导体器件的截面图。图4是根据本专利技术思想的第一实施例的半导体器件的俯视图。图5是沿着图4中的线A-A’、B_B’和C_C’截取的截面图。图6A是根据本专利技术思想的第一实施例的单元存储器的电路图。图6B是示出了在根据本专利技术思想的一种结构中产生的泄漏电流的量和在单栅电极结构中产生的泄漏电流的量的图表。图6C是示出了在根据本专利技术思想的专利技术结构(a)中产生的泄漏电流的量和在单栅电极结构(b)中产生的泄漏电流的量的模拟图像。图6D至图6F是示出了在根据本专利技术思想的一种结构中产生的源-漏电流的量和在单栅电极结构中产生的源-漏电流的量的图表。 图7至图24是示出了制造具有图5所示的截面的半导体器件的过程的截面图。图25是根据本专利技术思想的第二实施例沿着图4中的线A-A’、B_B’和C_C’截取的截面图。图26至图31是示出了制造具有图25中所示的截面的半导体器件的过程的截面图。图32是根据本专利技术思想的第三实施例沿着图4中的线A-A’、B_B’和C_C’截取的截面图。图33至图38是示出了制造具有图32中所示的截面的半导体器件的过程的截面图。图39是根据本专利技术思想的第四实施例的半导体器件的俯视图。图40是沿着图39中的线A-A’截取的截面图。图41至图45是示出了制造具有图40中所示的截面的半导体器件的过程的截面图。图46是根据本专利技术思想的第五实施例沿着图39中的线A_A’截取的截面图。图47至图50是示出了制造具有图46所示的截面的半导体器件的过程的截面图。图51是根据本专利技术思想的第六实施例的半导体器件的俯视图。图52是沿着图51中线A-A’截取的截面图。图53至图71是示出了制造具有图52所示的截面的半导体器件的过程的截面图。图72是根据本专利技术思想的第七实施例沿着图51中的线A-A’截取的截面图。图73至图78是示出了制造具有图72中所示的截面的半导体器件的过程的截面图。图79是根据本专利技术思想的第八实施例沿着图51中的线A-A’截取的截面图。图80至图87是示出了制造具有图79中所示的截面的半导体器件的过程本文档来自技高网...

【技术保护点】
一种半导体器件，包括：布置在衬底上的栅电极；以及形成在所述衬底上并将分别与所述栅电极的两端相邻的第一杂质注入区和第二杂质注入区；以及在所述第一杂质注入区和所述第二杂质注入区之间形成的沟道区，其中所述栅电极包括与所述第一杂质注入区相邻的第一子栅电极和与所述第二杂质注入区相邻的第二子栅电极，并且其中所述第一子栅电极和所述第二子栅电极布置在所述沟道区上。

【技术特征摘要】
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【专利技术属性】
技术研发人员：金志永，吴容哲，禹东秀，郑铉雨，秦教英，崔成菅，洪亨善，黄有商，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：