提供一种半导体器件，其可以降低向耦合VCO中所包括的螺旋电感器和MOS变容器的布线添加的寄生电感器和/或寄生电容。LC振荡回路VCO包括第一螺旋电感器和第二螺旋电感器以及第一MOS变容器和第二MOS变容器。当垂直于半导体衬底观看时，第一MOS变容器和第二MOS变容器设置在第一螺旋电感器和第二螺旋电感器之间的区域中。
【技术实现步骤摘要】
本专利技术涉及半导体器件，并且更为具体而言涉及在半导体衬底上形成的压控振荡器(VCO)的部件的版图。
技术介绍
随着诸如PCI EXPRESS之类的高速接口技术的发展，增加的关注已投向通过使用廉价和紧凑的互补型金属氧化物半导体(CM0Q技术在接口电路上安装诸如VCO之类的部分。例如，包括单片半导体衬底上的CMOS晶体管的LC振荡回路VCO已在“A IO-Ghz CMOS LC VCO with Wide Tuning Range Using Capacitive Degeneration，，,TAE-Guen Yu, Seong-IK Cho和Hang-Geun Jeong，半导体技术和科学杂志，第6卷，第4期，2006年12月中提出。
技术实现思路
然而，根据“AIO-Ghz CMOS LC VCO with Wide Tuning Range Using Capacitive Degeneration”中的LC振荡回路VCO的版图，互相分隔地放置螺旋电感器和MOS变容器。 因而向耦合这些部件的布线添加了寄生电感器和寄生电容。因此，所测量的VCO振荡频率有时偏离由电路模拟获得的理论估算。也即，假设L是LC振荡回路中所包括的螺旋电感器的电感，并且C是MOS变容器的电容，则VCO的理论振荡频率fl由下式给出Π = 1/(1)此外，假设Lp是向耦合螺旋电感器和MOS变容器的布线添加的寄生电感器的电感，并且假设Cp是向布线添加的寄生电容，则所测量的VCO的振荡频率f2由下式给出f2 = 1/ (2)由于耦合螺旋电感器和MOS变容器的布线在“A 10-Ghz CMOS LCVCO with Wide Tuning Range Using Capacitive Degeneration" ψ^^^WixW^iS 所以在式⑵中的Lp和Cp的值变大。因此，由式(2)给出的频率f2明显偏离由式⑴给出的理论频率Π。因此，本专利技术提供一种半导体器件，该半导体器件可以降低添加至耦合VCO中所包括的螺旋电感器和MOS变容器的布线的寄生电感器和/或寄生电容。依据本专利技术的实施例的半导体器件包括半导体衬底和在半导体衬底上形成的LC 振荡回路VCO。LC振荡回路VCO包括第一螺旋电感器和第二螺旋电感器以及第一 MOS变容器和第二 MOS变容器。当垂直于半导体衬底观看时，第一 MOS变容器和第二 MOS变容器被设置在第一螺旋电感器和第二螺旋电感器之间的区域。依据本专利技术的实施例，可以降低添加至耦合VCO中所包括的螺旋电感器和MOS变容器的布线的寄生电感器和/或寄生电容。附图说明图1示出了依据本专利技术实施例的半导体器件的配置；图2示出了图1中所示的半导体器件中所包括的⑶R的配置；图3示出了图1中所示的半导体器件中所包括的PLL的配置；图4示出了图2中所示的⑶R中所包括的VCO和输出缓冲器的配置；图5是垂直于半导体衬底观看的依据第一实施例的VCO和输出缓冲器的视图；图6是图5中所示的输出缓冲器和第一和第二 MOS变容器的布置和布线的放大视图；图7示出了依据本专利技术实施例的半导体器件中凸块的布置；图8是垂直于半导体衬底观看的依据第一实施例的修改形式的输出缓冲器和VCO 的视图；图9是垂直于半导体衬底观看的依据第二实施例的输出缓冲器和VCO的视图；以及图10是垂直于半导体衬底观看的依据第二实施例的修改形式的输出缓冲器和 VCO的视图。具体实施例方式下面将参考附图描述本专利技术的实施例。第一实施例图1示出了依据本专利技术实施例的半导体器件的配置。参见图1，半导体器件1是用于将串行数据和并行数据互相转换的物理层的半导体芯片。半导体器件1包括PHYLogiC 2、锁相环(PLL) 3、解串行器(DEQ 8、串行化器 (SER)4、时钟数据恢复(⑶R)7、接收缓冲器6和发送缓冲器5。接收缓冲器6向⑶R输出通过耦合至串行线的输入PAD 82接收的串行信号IN。⑶R 7根据所接收的串行信号IN来恢复时钟信号CLKl和数据信号DO。DES 8向PHYLogic输出从CDR 7输出的时钟信号CLKl0 DES8还将从CDR 7输出的串行数据信号DO转换成并行数据信号，并向PHYLogic 2输出并行数据信号。PHYLogic 2接收来自DES 8的并行数据信号，并向上层输出并行数据信号。 PHYLogic 2还向SER 4输出从上层接收的并行数据信号。由PHYLogic 2输出的并行数据信号与从PLL 3输出的时钟信号CLKl同步。PLL 3向SER 4输出与参考时钟信号Refclk同步的时钟信号CLK2。SER 4将从PHYLogic 2输出的并行数据信号以与从PLL 3输出的时钟信号CLK 2 同步的方式转换成串行数据信号。发送缓冲器5接收从SER 4输出的串行数据信号，并通过输出PAD 81向串行线输出串行数据信号。(CDR 的配置)图2示出了图1中所示的半导体器件中所包括的⑶R的配置。参见图2，⑶R 7具有相位检测器(PD) 16、相位频率检测器(PFD) 15、环路滤波器 (LF) 17、VCO 18和输出缓冲器21。PFD 15将参考时钟信号Refclk的上升沿与从VCO 18输出的时钟信号的上升沿进行比较，并基于比较结果来输出信号。PD 16将从接收缓冲器6输出的串行信号IN的相位与从VCO 18输出的时钟信号的相位进行比较，并依据相位差来输出信号。LF 17是将从PFD 15和PD 16输出的信号平滑的低通滤波器。VCO 18按照从LF 17输出的信号(电压)的幅度来控制输出频率。输出缓冲器21向外部输出从VCO 18输出的信号。(PLL 的配置)图3示出了图1所示的半导体器件中所包括的PLL的配置。参见图3，PLL 2具有PFD 11、LF 12、VCO 13和输出缓冲器14。PFD 11将两个输入信号的相位/频率进行比较，并基于比较结果输出信号。LF 12是平滑从PFD 11输出的信号的低通滤波器。VCO 13按照从LF 12输出的信号(电压)的幅度来控制输出频率。输出缓冲器14向外部输出从VCO 13输出的信号。(VC0和输出缓冲器的配置)图4示出了图2所示的⑶R中所包括的VCO和输出缓冲器的配置。图3所示的 PLL 3中所包括的VCO 13和输出缓冲器14与这些VCO和输出缓冲器相同。图4中所有的电路元件形成于单片硅半导体衬底上。图4中所示的VCO是具有LC并联谐振电路(LC振荡回路电路)的CMOS VC0。这个VCO包括第一 MOS变容器Cl、第二 MOS变容器C2、第一螺旋电感器Li、第二螺旋电感器L2和稳定电路M。稳定电路M包括差分MOS晶体管对22和恒流源23。第一螺旋电感器Ll的一端耦合至电源VDD，而另一端耦合至节点附。第二螺旋电感器L2的一端耦合至电源VDD，而另一端耦合至节点N2。第一螺旋电感器Ll和第二螺旋电感器L2是芯片上的螺旋电感器。第一 MOS变容器Cl的一端耦合至节点Ni，而另一端耦合至节点N3。第二 MOS变容器C2的一端耦合至节点N2，而另一端耦合至节点N3。节点N3接收用于设定第一 MOS变容器Cl和第二 MOS变容器C2中每一个的电容的控制电压vc (图3中所示的输入信号IN)。差分MOS晶体管对22包括第本文档来自技高网...
【技术保护点】
１．一种半导体器件，包括：半导体衬底；以及在所述半导体衬底之上形成的ＬＣ振荡回路ＶＣＯ，其中所述ＬＣ振荡回路ＶＣＯ包括：第一螺旋电感器和第二螺旋电感器；以及第一ＭＯＳ变容器和第二ＭＯＳ变容器，并且其中，当垂直于所述半导体衬底观看时，所述第一ＭＯＳ变容器和所述第二ＭＯＳ变容器设置在所述第一螺旋电感器和所述第二螺旋电感器之间的区域中。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：广田尊则，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：JP
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