半导体器件的形成方法技术

一种半导体器件的形成方法，包括：提供基底，所述基底内形成有沟槽；向所述沟槽内填充单晶硅或多晶硅，形成具有电极层的半导体器件；将所述具有电极层的半导体器件放置于炉管中进行退火处理。本发明专利技术实施例形成的半导体器件的电极层内没有空洞，所述半导体器件的性能更加稳定。

【技术实现步骤摘要】

本专利技术涉及半导体
，尤其涉及一种。
技术介绍
功率金属-氧化物-半导体场效应管(P0wer M0SFET)结构由于功能上的特殊性， 在非常广阔的领域有着广泛的应用，例如，磁盘驱动，汽车电子以及功率器件等等方面。以UMOS晶体管为例，UMOS晶体管是一种栅极或者漏极形成为“U”沟槽结构的场效应管，采用UMOS的器件能够比通常应用NMOS的器件节约大约40%的空间。现有技术中，功率半导体器件(UM0S晶体管)的形成方法包括请参考图1，提供半导体衬底100，所述半导体衬底100内形成有沟槽101 ；请参考图2，在所述沟槽101内形成栅绝缘层103 ；请参考图3，在所述沟槽101内形成位于所述栅绝缘层103表面的栅电极层105。然而，随着半导体技术的发展，半导体集成度的进一步提高，采用现有技术形成的功率半导体器件的性能不够稳定。更多的功率请参考申请号为“US20050568053”的美国专利。
技术实现思路
本专利技术解决的问题是提供一种性能更加稳定的。为解决上述问题，本专利技术的实施例提供了一种，包括提供基底，所述基底内形成有沟槽；向所述沟槽内填充单晶硅或多晶硅，形成具有电极层的半导体器件；将所述具有电极层的半导体器件放置于炉管中进行退火处理。可选地，所述具有电极层的半导体器件形成在晶圆上，所述放置于炉管中进行退火处理的晶圆的片数可以为单片或多片。可选地，所述放置于炉管中进行退火处理的晶圆的片数为0 150片。可选地，所述退火处理中通入的气体包括H2,所述吐的流量为2SLM-25SLM。可选地，所述退火处理在大气压强下进行，所述退火处理的温度为700-900°C。可选地，所述退火处理的时间为10-40min。可选地，所述炉管至少包括主体装置、加热所述主体装置的加热装置、分别与所述主体装置相连的第一气路、第二气路和尾气处理装置。可选地，所述第一气路中通入氢气；所述第二气路中通入氮气。可选地，在进行退火处理前，还需要检测所述第一气路与所述炉管的主体装置的连接处是否有反应气体侧漏。可选地，所述沟槽内还形成有绝缘层，所述电极层位于所述绝缘层表面。与现有技术相比，本专利技术的实施例具有以下优点一方面，本专利技术的实施例中，将所述具有电极层的半导体器件放置于炉管内进行退火处理，退火过程中电极层中的硅原子进行移动并重新排列，消除了电极层中的空洞，增加了所述半导体器件的开启电压、饱和电流等，从而提高了所述半导体器件的稳定性能。另一方面，所述具有电极层的半导体器件形成在晶圆上，所述炉管能够容纳的所述晶圆的片数较多，可以一次对多片所述晶圆进行退火处理，大大节省了工艺时间，提高了生产效率。附图说明图1 图3是现有技术的半导体器件的形成过程的剖面结构示意图；图4是本专利技术实施例的的流程示意图；图5 图7是本专利技术实施例的半导体器件的形成过程的剖面结构示意图。具体实施例方式正如
技术介绍
所述，现有技术形成的半导体器件的性能不够稳定。本专利技术实施例的专利技术人经过研究后发现，随着半导体器件的日益小型化，现有技术的沟槽具有更大的深宽比，所述深宽比大的沟槽在后续形成栅电极层时，极易形成空洞107(如图3所示)，所述空洞107的存在导致开启电压的降低、饱和电流降低等问题，有时为了消除空洞107，不得不去除部分包含有空洞的栅电极层，半导体器件的栅极深度方向的尺寸变短，严重影响半导体器件的性能。本专利技术实施例的专利技术人经过进一步研究后发现，硅原子在H2的作用下会重新排列，因此采用包含吐的退火工艺，可以有效消除空洞107。然而，采用快速热退火设备或者外延设备进行退火工艺时，一次只能处理一片形成有所述半导体器件的晶圆，不利于提高生产效率。经过进一步研究后，本专利技术实施例的专利技术人发现，可以采用容量较大的炉管来进行退火工艺，所述炉管内一次可以处理单片或多片的形成有所述半导体器件的晶圆，能够大大提高生产效率。为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图对本专利技术的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本专利技术。但是本专利技术能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本专利技术内涵的情况下做类似推广，因此本专利技术不受下面公开的具体实施例的限制。其次，本专利技术利用示意图进行详细描述，在详述本专利技术实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是实例，其在此不应限制本专利技术保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。图4示出了本专利技术实施例的的流程示意图，包括步骤S201，提供基底，所述基底内形成有沟槽；步骤S203，向所述沟槽内填充单晶硅或多晶硅，形成具有电极层的半导体器件；步骤S205，将所述具有电极层的半导体器件放置于炉管中进行退火处理。图5 图7示出了本专利技术实施例的半导体器件的形成过程的剖面结构示意图。请参考图5，提供基底300，所述基底300内形成有沟槽301。所述基底300的材料可以为任何支持后续形成在沟槽301内的栅电极层的材料， 例如硅衬底、绝缘体上硅(SOI)等。所述沟槽301用于后续填充硅薄膜形成栅电极层。所述沟槽301的形成工艺为干法刻蚀。具体步骤为在所述基底300表面形成光刻胶层(未图示)，所述光刻胶层具有与沟槽301的位置相对应的开口(未图示)；以所述光刻胶层为掩膜刻蚀所述基底300，形成沟槽301。所述沟槽301的深宽比较大，通常大于4 1。请参考图6，形成位于所述沟槽301内的栅绝缘层303 ；形成位于所述沟槽内、且位于所述栅绝缘层303表面的栅电极层305。所述栅绝缘层303用于隔离所述基底300与栅电极层305。所述栅绝缘层303的形成工艺为沉积工艺，例如物理气相沉积工艺(PVD)、化学气相沉积工艺(CVD)等。在本专利技术的实施例中，所述栅绝缘层303的材料为氧化硅。所述栅电极层305用于形成栅极，所述栅电极层305的形成工艺也为沉积工艺，例如物理气相沉积工艺(PVD)、化学气相沉积工艺(CVD)等。所述栅电极层305位于所述沟槽 301内的栅绝缘层303表面，且与所述沟槽301的顶部、基底300表面齐平。在本专利技术的实施例中，所述栅电极层305的材料为多晶硅。随着半导体器件的日益小型化，所述沟槽301 (如图5所示)具有更大的深宽比， 通常大于4 1。深宽比大的沟槽301在后续沉积多晶硅薄膜形成栅电极层305时，多晶硅原子在沟槽301顶部的沉积速率更快。因此，在沉积过程中，所述多晶硅原子更易附着在沟槽301的顶部，而在沟槽301的内部形成空洞307。所述空洞307的存在将会导致开启电压降低、饱和电流降低等问题，有时为了消除空洞307，不得不去除部分包含有空洞的栅电极层，半导体器件的栅极深度方向的尺寸变短，严重影响半导体器件的性能。在上述步骤完成之后，形成了具有栅电极层305的半导体器件。需要说明的是，在本专利技术的其他实施例中，也可以直接在所述沟槽301内填充单晶硅或多晶硅材料，形成电极层。请参考图7，将所述具有栅电极层305的半导体器件放置于炉管(未图示)中进行退火处理。所述炉管用于对所述具有栅电极层305的半导体器件进行退火处理，以消除形成在栅电极层305内的空洞307(如图6所示)。由于所述具有栅电极层305的半导体器件本文档来自技高网...

【技术保护点】
１．一种半导体器件的形成方法，其特征在于，包括：提供基底，所述基底内形成有沟槽；向所述沟槽内填充单晶硅或多晶硅，形成具有电极层的半导体器件；将所述具有电极层的半导体器件放置于炉管中进行退火处理。

【技术特征摘要】

【专利技术属性】
技术研发人员：王硕，许忠义，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：31