半导体集成器件制造方法技术

一种半导体集成器件制造方法，包括：提供半导体衬底；在所述半导体衬底第一区域表面形成间隔排列的两个存储位单元；利用同一形成工艺，在所述第一区域的存储位单元和半导体衬底表面形成隧穿氧化层，在第二区域的半导体衬底表面形成栅氧化层；利用同一形成工艺，在所述隧穿氧化层和栅氧化层表面形成多晶硅层，且所述多晶硅层填充两个所述存储位单元之间的沟槽；对第一区域的多晶硅层进行化学机械抛光，直至暴露出所述存储位单元，使得两个所述存储位单元之间的多晶硅形成字线。本发明专利技术利用形成分栅式闪存中的多晶硅字线的多晶硅层制造其他包含多晶硅层的器件，节省了工艺步骤和材料的消耗，提高了工艺集成度。

【技术实现步骤摘要】

本专利技术涉及半导体制造技术，特别涉及。
技术介绍
随着半导体器件的特征尺寸(CD，Critical Dimension)变得越来越小，半导体芯片的集成度越来越高，在单位面积上需要形成的单元数量和类型也越来越多，从而对半导体工艺的要求也越来越高。如何合理安排各种不同单元的位置、以及利用各单元制造的共同点来节约半导体工艺步骤和材料成为现在研究的热点。在半导体器件制造中，多晶硅是一种很常用的导电材料，通常可以用于制作MOS 晶体管的栅电极、高阻值多晶硅电阻、闪存的字线等。公开号为CN101465161A的中国专利文献公开了一种分栅式闪存，具体请参考图 1，包括半导体衬底10，位于所述半导体衬底10表面间隔排列的两个存储位单元50，位于所述两个存储位单元50之间的沟槽，位于所述沟槽的侧壁和底部表面的隧穿氧化层70，位于隧穿氧化层70表面且填充满所述沟槽的多晶硅字线40，位于所述半导体衬底10表面的导电插塞20，所述导电插塞20位于所述存储位单元50的两侧。其中，所述存储位单元50 包括位于所述半导体衬底10表面的第一层氧化硅层51，位于所述第一层氧化硅层51表面的第一多晶硅浮栅52，位于所述第一多晶硅浮栅52表面的第二层氧化硅层53，位于所述第二层氧化硅层53表面的第一多晶硅控制栅M，覆盖所述第一层氧化硅层51、第一多晶硅浮栅52、第二层氧化硅层53、第一多晶硅控制栅M的氧化硅侧墙55。目前，所述分栅式闪存与其他器件是分开制造的，即先在指定区域内形成分栅式闪存后，再在所述分栅式闪存表面形成掩膜层，然后在其他区域形成其他器件。但由于制作所述分栅式闪存需要沉积多晶硅层以用来形成多晶硅字线，将其他区域的多晶硅层刻蚀掉后再形成另一层多晶硅层以制作MOS晶体管、多晶硅电阻等器件，造成了材料的浪费和工艺步骤的增加，工艺集成度较低。
技术实现思路
本专利技术解决的问题是提供一种，利用形成所述分栅式闪存中多晶硅字线的多晶硅层制造其他包含多晶硅层的器件，节省了工艺步骤和材料的消耗，提高了工艺集成度。为解决上述问题，本专利技术提供了一种，包括提供半导体衬底，所述半导体衬底具有第一区域和与第一区域相对的第二区域；在所述半导体衬底第一区域表面形成间隔排列的两个存储位单元，两个所述存储位单元之间具有沟槽；在所述第一区域的存储位单元和半导体衬底表面形成隧穿氧化层，在第二区域的半导体衬底表面形成栅氧化层，且所述隧穿氧化层和栅氧化层在同一形成工艺中形成；在同一形成工艺中，在所述隧穿氧化层和栅氧化层表面形成多晶硅层，且所述多晶硅层填充两个所述存储位单元之间的沟槽；对第一区域的多晶硅层进行化学机械抛光，直至暴露出所述存储位单元，使得两个所述存储位单元之间的沟槽内形成字线。可选的，所述第一区域为形成分栅式闪存的区域，所述第二区域为形成MOS晶体管的区域。可选的，还包括，利用所述第二区域的多晶硅层形成MOS晶体管。可选的，所述形成MOS晶体管的工艺为以图形化的光刻胶为掩膜，在第二区域的半导体衬底表面刻蚀所述多晶硅层和栅氧化层形成栅极结构；在所述栅极结构两侧的半导体衬底内形成第二源/漏区。可选的，利用同一工艺步骤，形成所述MOS晶体管的第二源/漏区时同时形成分栅式闪存的第一源/漏区。可选的，还包括，在对第一区域的多晶硅层进行化学机械抛光之前，在第二区域的多晶硅层表面形成氮化硅层。可选的，所述氮化硅层的高度与所述存储位单元的高度持平。可选的，还包括，在所述第一区域和第二区域的多晶硅层表面形成氧化硅层，在第二区域的氧化硅层表面形成氮化硅层。可选的，所述氧化硅层的厚度范围为50A至200A。与现有技术相比，本专利技术具有以下优点由于所述分栅式闪存的字线是由多晶硅沉积并经过化学机械抛光制成，利用该步工艺形成的多晶硅层形成MOS晶体管的栅电极、多晶硅电阻等半导体结构，节省了工艺步骤和材料的消耗，提高了工艺集成度。对第一区域的多晶硅层进行化学机械抛光之前，在第二区域的多晶硅层表面形成氮化硅层，所述氮化硅层作为抛光阻挡层可防止过度抛光，且为第二区域的多晶硅层提供掩膜，可避免第二区域的需要形成其他器件的多晶硅层在化学机械抛光过程中被部分除去，从而不会影响最后形成的器件的电学性能和量产产品的良率。附图说明图1为现有技术的分栅式闪存的剖面结构示意图；图2为本专利技术的流程示意图；图3为本专利技术的一个实施例的流程示意图；图4至图11为本专利技术的一个实施例的剖面结构示意图。具体实施例方式当在同一块半导体衬底上形成分栅式闪存和MOS晶体管、多晶硅电阻、多晶硅电容等其他半导体器件时，由于形成的MOS晶体管、多晶硅电阻、电容等器件的制造过程都包括形成多晶硅层和对所述多晶硅层进行刻蚀，如果将形成分栅式闪存过程中沉积的多晶硅层刻蚀掉后再沉积另一层多晶硅层用于形成MOS晶体管、多晶硅电阻、多晶硅电容等器件， 这样增加了工艺步骤且浪费了沉积多晶硅的原料。为此，专利技术人经过研究提出了一种，请参考图2，包括步骤S101，提供半导体衬底，所述半导体衬底具有第一区域和与第一区域相对的第二区域；步骤S102，在所述半导体衬底第一区域表面形成间隔排列的两个存储位单元；步骤S103，在所述第一区域的存储位单元和半导体衬底表面形成隧穿氧化层，在第二区域的半导体衬底表面形成栅氧化层，且所述隧穿氧化层和栅氧化层在同一形成工艺中形成；步骤S104，在同一形成工艺中，在所述隧穿氧化层和栅氧化层表面形成多晶硅层， 且所述多晶硅层填充两个所述存储位单元之间的沟槽；步骤S105，对第一区域的多晶硅层进行化学机械抛光，直至暴露出所述存储位单元，使得两个所述存储位单元之间的多晶硅形成字线。所述第二区域的多晶硅层可以用于形成MOS晶体管、多晶硅电阻、多晶硅电容等器件。由于所述第二区域的多晶硅层是与第一区域的多晶硅层同时形成的，利用形成字线的多晶硅层同时形成其它器件，节省了工艺步骤和材料的消耗，提高了工艺集成度。为使本专利技术的上述目的、特征和优点能够更为明显易懂，下面结合附图对本专利技术实施例的作详细说明。本专利技术一实施例提供了一种利用形成所述分栅式闪存中多晶硅字线的多晶硅层制造MOS晶体管的，请参考图3，具体包括步骤S201，提供半导体衬底，所述半导体衬底具有第一区域和与第一区域相对的第二区域；步骤S202，在所述半导体衬底第一区域表面形成间隔排列的两个存储位单元，两个所述存储位单元之间具有沟槽；步骤S203，在所述第一区域的存储位单元和半导体衬底表面形成隧穿氧化层，在第二区域的半导体衬底表面形成栅氧化层，且所述隧穿氧化层和栅氧化层在同一形成工艺中形成；步骤S204，在同一形成工艺中，在所述隧穿氧化层和栅氧化层表面形成多晶硅层， 且所述多晶硅层填充两个所述存储位单元之间的沟槽；步骤S205，在所述第二区域的多晶硅层表面形成氮化硅层；步骤S206，对第一区域的多晶硅层进行化学机械抛光，直至暴露出所述存储位单元，使得两个所述存储位单元之间的多晶硅形成字线；步骤S207，除去所述氮化硅层，以图形化的光刻胶为掩膜，在第一区域的半导体衬底表面形成分栅式闪存，在第二区域的半导体衬底表面刻蚀所述多晶硅层和栅氧化层形成栅极结构；步骤S208，在所述分栅式闪存两侧的半导体衬底内形成第一源/漏区，在所述栅极结构两侧的半导体衬底内形成第二源/漏区。图4至图11为本文档来自技高网...

【技术保护点】
１．一种半导体集成器件制造方法，其特征在于，包括：提供半导体衬底，所述半导体衬底具有第一区域和与第一区域相对的第二区域；在所述半导体衬底第一区域表面形成间隔排列的两个存储位单元，两个所述存储位单元之间具有沟槽；在所述第一区域的存储位单元和半导体衬底表面形成隧穿氧化层，在第二区域的半导体衬底表面形成栅氧化层，且所述隧穿氧化层和栅氧化层在同一形成工艺中形成；在同一形成工艺中，在所述隧穿氧化层和栅氧化层表面形成多晶硅层，且所述多晶硅层填充两个所述存储位单元之间的沟槽；对第一区域的多晶硅层进行化学机械抛光，直至暴露出所述存储位单元，使得两个所述存储位单元之间的沟槽内形成字线。

【技术特征摘要】

【专利技术属性】
技术研发人员：顾靖，孔蔚然，于世瑞，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：31