具有不受偏移电压影响的输出的带隙基准电路制造技术

本发明专利技术公开了一种具有不受偏移电压影响的输出的带隙基准电路，包括具有第一输入和第二输入的运算放大器。第一电阻器具有耦合至第一输入的第一端。第一双极晶体管包括耦合至第一晶体管的第二端的第一发射极以及第一基极。第二双极晶体管包括耦合至第二输入的第二发射极以及第二基极。第三双极晶体管包括耦合至第一基极的第三发射极、第一集电极以及连接至第一集电极的第三基极。第四双极晶体管包括耦合至第二基极的第四发射极、第二集电极以及连接至第二集电极的第四基极。第二电阻器耦合至第一输入，其中，第二电阻器与第一电阻器和第一双极晶体管并联。

【技术实现步骤摘要】

本专利技术总的来说涉及电压基准电路，更具体地，涉及使用带隙技术实现的电压基准电路。
技术介绍
带隙基准电路广泛用在模拟电路中，用于提供稳定的、不受电压影响以及不受温 度影响的基准电压。带隙电压基准电路根据用热电压VT的正温度系数补偿基极-发射极 结电压VBE的负温度系数的原则来运行，VT等于Kt/q，其中，k为波尔兹曼常数，T为绝对温 度，q为电子电荷(1. 6X 10_19库仑)。VBE随室温下温度的改变为_2. 2mV/C,同时VT随着 温度的改变为+0. 086mV/C。由于VT与绝对温度成比例，因此相应的电路部分有时候被称为 PTAT电路。相反地，VBE与绝对温度互补，从而，相应的电流部分有时候被称为CTAT电路。如名称所建议的，由带隙基准电路生成的电压被用作基准，从而输出的基准电压 需要高度稳定。具体来说，输出的基准电压需要不受温度变化、电压变化和处理变化的约 束。在典型带隙基准电压下，使用运算放大器来改善基准电压的准确性。然而，运算放大器 本身是不理想的，并且具有偏移电压。例如，图1示出了带隙基准电路100，其中，运算放大 器101的偏移电压通过电压源102表示。理想地，由于放大器的输入之间的虚短路，电压Vl 和V2应该相等。然而，在实际情况下，偏移电压Vre是不可避免的。由于偏移电压Vre在一 定范围内根据芯片的不同而改变，而不是固定值，因此，由于偏移电压VOS的干扰，输出电 压Vout也根据芯片的不同而改变，使得很难补偿这样的改变。美国专利第6，690，228号披露了很少受在此所使用的偏移电压影响的带隙基准 电路。然而，应该认识到，带隙基准电路对偏移电压的敏感度需要进一步被减小以提供更稳 定的基准电压。
技术实现思路
根据本专利技术的一个方面，一种电路包括运算放大器，包括第一输入和第二输入。 第一电阻器具有耦合至第一输入的第一端。第一双极晶体管包括耦合至第一电阻器的第二 端的第一发射极以及第一基极。第二双极晶体管包括耦合至第二输入的第二发射极以及第 二基极。第三双极晶体管包括耦合至第一基极的第三发射极、第一集电极以及连接至第一 集电极的第三基极。第四双极晶体管包括耦合至第二基极的第四发射极、第二集电极以及 连接至第二集电极的第四基极。第二电阻器耦合至第一输入，其中，第二电阻器与第一电阻 器和第一双极晶体管并联。根据本专利技术的另一方面，一种电路包括运算放大器，具有第一输入和第二输入；第一电流源，提供第一电流至第一输入；第二电流源，提供第二电流至第二输入；第三电流 源，提供第三电流；第四电流源，提供第四电流；第五电流源，提供第五电流。第一电流、第 二电流、第三电流、第四电流以及第五电流相互进行镜像。第一双极晶体管包括第一发射 极和第一基极，其中，第一发射极接收第一电流。第二双极晶体管包括第二发射极和第二基 极，其中，第二发射极接收第二电流。第三双极晶体管包括连接至第一基极的第三发射极、 第三基极以及第一集电极，其中，第三发射极接收第三电流。第四双极晶体管包括连接至第 二基极的第四发射极、第四基极以及第二集电极，其中，第四发射极接收第四电流。输出节 点接收第五电流。本专利技术的有益特征包括带隙基准电路的输出基准电压对电源电压和制造处理中 的改变的降低的敏感度。附图说明为了更好地理解本专利技术及其优点，现在结合附图进行以下描述作为参考，其中图1示出了传统带隙基准电路；图2示出了包括两个双极晶体管的带隙基准电路，每个双极晶体管均耦合至运算 放大器的输入；以及图3示出了不受带隙基准电路中的运算放大器的偏移电压影响的带隙基准电路。 具体实施例方式以下详细描述本专利技术的实施例的制造和使用。然而，应该想到，实施例提供了可以 在多种特定上下文中被具体化的多种可应用专利技术思想。所述的特定实施例仅描述了制造和 使用本专利技术的特定方式，并不限制本专利技术的范围。提出了一种新的带隙基准电路。然后描述实施例的改变和操作。贯穿本专利技术的多 个视图和示意性实施例，类似的参考标号被用于表示类似元件。图2示出了传统带隙基准电路10，其包括运算放大器AMP。通过PM0S晶体管Ml、 M2和M3 (其从正电源电压VDD接收功率)，电流被提供至双极晶体管和电阻器。从而，PM0S 晶体管M1、M2和M3的每一个均为电流源。贯穿说明书，连接M0S晶体管的源极和漏极的路 径被称为M0S晶体管的源极-漏极路径。运算放大器AMP包括输入A、C和输出D。偏移电 压源OS用于表征运算放大器AMP的偏移电压Vm。注意，节点B和C实际上被互连为同一 节点，这是由于偏移电压源OS不是真实的实体。如果运算放大器AMP是理想的，则由于节 点A和B的虚拟连接，节点A和B应该具有相同的电压电平。然而，由于偏移电压，节点A 处的电压VA不再等于节点B处的电压VB，并且电压VA、VB、和VC具有以下关系VA = VCVB = VC+V0S 其中，电压VC为节点C处的电压。电阻器R1A和R1B分别连接至运算放大器AMP 的输入A和C，其中，电阻器R1A和R1B的阻抗可以相同，并且可以被表示为R1。电阻器 R2 (其阻抗还被称为R2)连接至节点B，并且进一步连接至双极晶体管Q2的发射极。此外， 双极晶体管Q1的发射极连接至节点A。贯穿说明书，连接双极晶体管的发射极和集电极的 路径被称为双极晶体管的发射极_集电极路径。双极晶体管Q1和Q2的基极和集电极连接至电源电压vss(从而还被互连)，其可以为电接地。流过电阻器RlB的电流为II，并且流过电阻器R2的电流为12。假设双极晶体管 Ql的发射极和基极之间施加的电压为VBE1，并且在双极晶体管Q2的发射极和基极之间施 加的电压为VBE2，并且进一步假设差值(VBE1-VBE2)为AVBE，则电流Irefl为Iref 1 = I1 + I2 = VB -VBE2/R2 + VB/R1根据等式1和2，可以推出IrefX = VBEl + VoS-VBE2/R2 + VBE1+Vos/R1 = AVBE+ Vos/R2 + VBE1+Vos/R1 等式4可以进一步被表示为IrefX = (R2xVBE1 + R1xAVBE) +VqS(R1 + R2)/R1XR2应该认识到，输出电压Vref等于输出电阻器R3的阻抗R3乘以电流13。由于PMOS 晶体管M2和M3的栅极互连，所以电流13对电流Irefl进行镜像并且与电流Irefl成比例。 从而，输出电压Vref的变化与电流Irefl的变化成比例。在等式5中可以看出，偏移电压 Vos是Rrefl表达式的一部分，并且偏移电压Vos的变化将被反映为电流Irefl的变化，并 且其又反映为输出电压Vref的变化。图3示出了改进的带隙基准电路实施例，其中，类似参考标号被用于表示图2和图 3中的类似元件。除图2所示的器件之外，增加了双极晶体管Q3和Q4，并且分别通过PMOS 晶体管M4和M5提供电流，其还作为电流源的一部分。从而，流过MOS晶体管M1、M2、M3、M4 和M5的源极-漏极路径的电流镜像，并且相互之间基本成比例。在本专利技术的实施例中，双 极晶体管Ql、Q2、Q3和Q4为PNP双极晶体管，但是它们还可以为NPN双极晶体管。双极晶 体管Q3的基极和集电极互连，并且双极晶体管Q4的基极和集电极互连，并本文档来自技高网...

【技术保护点】
一种电路，包括：运算放大器，包括第一输入和第二输入；第一电阻器，包括耦合至所述第一输入的第一端以及第二端；第一双极晶体管，包括耦合至所述第一电阻器的所述第二端的第一发射极以及第一基极；第二双极晶体管，包括耦合至所述第二输入的第二发射极以及第二基极；第三双极晶体管，包括耦合至所述第一基极的第三发射极、第一集电极以及连接至第一集电极的第三基极；第四双极晶体管，包括耦合至所述第二基极的第四发射极、第二集电极以及连接至第二集电极的第四基极；以及第二电阻器，耦合至所述第一输入，其中，所述第二电阻器与所述第一电阻器和所述第一双极晶体管并联。

【技术特征摘要】
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【专利技术属性】
技术研发人员：姚启平，周文升，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]