高电源抑制比低失调的基准源电路制造技术

本发明专利技术公开了高电源抑制比低失调的带隙基准源电路，其特征在于：设置有一个隔离单元，用于消除基准源电压变化和反馈电路失调电压对基准源电路的影响，所述隔离单元位于电流放大器的输出端、输入端与正温度系数电流源的端口之间；所述反馈电路的输入端位于隔离单元和电流放大器之间，用于屏蔽反馈电路失调对正温度系数电流源的影响；本发明专利技术设置的隔离单元用于提高电源抑制和屏蔽反馈电路对参考源产生的失调，电路正常工作时，可以输出稳定参考源；电路的电源抑制比不仅达到１３０ｄＢ以上，而且可以有效的抑制反馈电路对电路产生的失调；电路结构简单，高电源抑制比和低失调。

【技术实现步骤摘要】

本专利技术涉及微电子集成电路领域，尤其是一种高电源抑制比低失调的带隙基准源 电路。
技术介绍
在混合集成电路设计中，片内集成的高性能基准源不可或缺。随着微电子技术的 发展，数模混合集成电路对基准源的要求越来越苛刻，特别是在电源抑制、失调方面的要求 越来越高。现有的高电源抑制比电路，一般采用如图1所示的形式，该电路电源抑制比只能 做到90dB左右，而且反馈电路在节点VI和V2处引入较大的失调电压。图1中所示电路的连接关系为M9和M10的源极相连，并接到电源VDD上；M9的 栅漏短接，并与M10的栅极相连，M10的漏极接VREF，为基准提供电源，M9的漏极与M8的漏 极相连；三极管Q1基极和集电极，三极管Q3的基极和集电极，三极管Q2的基极和集电极都 连到地GND上；Q3的发射极接在节点VI上，Q1的发射极与电阻RR1 —端相接，而电阻RR1 的另一端和节点V2相接，Q2的发射极与电阻RR2 —端相连，电阻RR2另一端接输出V0UT ； MP1、MP2、MP3、M6的栅极和源极分别接到节点V2和VREG上，MP1栅漏短接，MP2漏极接节点 VUMP3漏极接输出节点V0UT ；M6的漏极和M7的栅漏相接，并且M7的源极接地；M5的源和 栅分别接在节点VREG和VI上，其漏极和M4的源极相接；M2和M6的栅极相连并接到M7的 栅极，其源极均接地；M2的漏极和Ml的源极相接；M4的漏极和Ml的漏极相连并与M3的栅 极相接，它们的栅极分别由偏置VB1和VB0提供，VB1和VB0由恰当的偏置电路提供；M3管 的源漏分别接到节点VREG和地。图1所示的现有高电源抑制比基准电路的实现方法中，如果考虑反馈电路的失 调，基准电压源的输出可以表示为VREF = Vbe+(AVbe+Vos) (RR2/RR1)，其中AVbe为三极 管Q1和Q3基极和发射极电压差的差值，Vbe为三极管Q2的基极和发射极电压差，Vos为 反馈电路的失调电压。在设计拙劣的反馈电路中，该失调电压会比较大，因此影响电路的性 能，设计低失调的反馈电路会增加该方法的难度，而且该方法基准电路对电压VREG敏感， 这限制了电路的电源抑制比的提高。
技术实现思路
本专利技术为解决上述技术问题，提供了高电源抑制比低失调的带隙基准源电路，该 电路适合用于标准CMOS工艺制造。本专利技术的技术方案如下高电源抑制比低失调的带隙基准源电路，其特征在于设置有一个隔离单元，用于消除基准源电压变化和反馈电路失调电压对基准源电路的影响，所述隔离单元位于电流放 大器的输出端、输入端与正温度系数电流源的端口之间；所述反馈电路的输入端位于隔离 单元和电流放大器之间，用于屏蔽反馈电路失调对正温度系数电流源的影响。所述带隙基准源电路包括预调节电路、反馈电路和带隙基准，预调节电路的输出 为带隙基准的电压源，反馈电路通过带隙基准中的电压反馈调整预调节电路的输出；所述 带隙基准包含隔离单元。所述预备调节电路包括相互连接的场效应管M9、M10和M8 ；所述反馈电路包括场 效应管Ml、M2、M3、M4、M5、M6和M7 ；所述带隙基准包括场效应管MP1、MP2、MP3，三级管Q1、 Q2和Q3，电阻RR1和RR2，以及隔离单元；M9和M10的源极相连，并接到电源VDD上；M9的 栅极和漏极短接，并同时与M10的栅极相连，M10的漏极接基准提供电源VREF，M9的漏极与 M8的漏极相连；Q1基极和集电极、Q3的基极和集电极、Q2的基极和集电极均连到地GND上； Q3的发射极接在节点V3上，Q1的发射极与电阻RR1 —端相接，而电阻RR1的另一端和节点 V4相接，Q2的发射极与电阻RR2 —端相连，电阻RR2另一端接输出VOUT ;MP1、MP2、MP3、M6 的栅极和源极分别接到节点V2和VREG上，MP1栅漏短接，MP2漏极接节点VI，MP3漏极接 输出节点V0UT ；M6的漏极和M7的栅漏相接，并且M7的源极接地；M5的源极和栅极分别接 在VREG和节点VI上，M5的漏极和M4的源极相接；M2和M6的栅极相连并接到M7的栅极， M2、M6和M7的源极均接地；M2的漏极和Ml的源极相接；M4的漏极和Ml的漏极相连并与M3 的栅极相接，Ml的栅极和M4的栅极分别由两个偏置VB1和VB0提供，VB1和VB0由恰当的 偏置电路提供；M3的源极和漏极分别接VREG和地。 所述节点VI、V2分别为MP1和MP2组成的电流放大器的输出端和输入端，节点V3、 V4为RR1、Q1和Q3所组成的正温度系数电流源的端口 ；所述隔离单元设置于节点VI、V2、 V3、V4之间，用于减弱节点V1、V2电压的变化对节点V3、V4电压变化的影响。所述隔离单元包括任何屏蔽反馈电路失调，改善基准电源对VREG灵敏度的实现 方法，例如电流放大电路和电压放大电路。本专利技术基准电压源的输出可以表示为VREF = Vbe+(AVbe+Vos) (RR2/RR1)，其中 AVbe为三极管Q1和Q3基极和发射极电压差的差值，Vbe为三极管Q2的基极和发射极电 压差，Vos为隔离单元的失调电压，失调电压可以通过隔离单元做到最小，提高电路性能。所述隔离单元为包括场效应管丽1和丽2的一级自偏置电路。所述自偏执电路的连接关系可以为丽2的栅极和漏极短接并与节点V1、MN1的栅 极相连；丽2的源极接在节点V3 ；丽1的漏和源分别接在节点V2和V4上。所述基准源的输出为VREF = Vbe+( A Vbe+Vos) (RR2/RR1)，其中AVbe为三极管 Q1和Q3基极和发射极电压差的差值，Vbe为三极管Q2的基极和发射极电压差，Vos为丽1 和丽2的阈值电压失调，该失调由于只是两个M0S管的失调，所以相比反馈电路的失调有很 大改善。所述自偏执电路的连接关系还可以为丽2的栅极和丽1的栅极相连，丽1和丽2 的栅极电压VBIAS为一个偏置电压；丽2的漏极和源极分别接在节点VI和V3上；丽1的漏 极和源极分别接在节点V2和V4上。所述基准源的输出为VREF = Vbe+( A Vbe+Vos) (RR2/RR1)，其中AVbe为三极管 Q1和Q3基极和发射极电压差的差值，Vbe为三极管Q2的基极和发射极电压差，Vos为丽1 和丽2的阈值电压失调由于只是两个M0S管的失调，所以相比反馈电路的失调有很大改善。本专利技术的有益效果如下本专利技术设置的隔离单元用于提高电源抑制和屏蔽反馈电路对参考源产生的失调，电路正常工作时，可以输出稳定参考源；电路的电源抑制比不仅达到130dB以上，而且可以 有效的抑制反馈电路对电路产生的失调；电路结构简单，高电源抑制比和低失调。附图说明图1为现有高电源抑制比基准电路的示意2为本专利技术高电源抑制比低失调基准电路的示意3为本专利技术的结构框4为本专利技术的电路实施示意5为本专利技术的电路实施示意6为本专利技术图4中电源抑制比的仿真结果示意7为本专利技术图4中实际例输出的仿真结果示意图具体实施例方式如图2-3所示，高电源抑制比低失调的带隙基准源电路，设置有一个隔离单元，用 于消除基准源电压变化和反馈电路失调电压对基准源电路的影响，所述隔离单元位于电流 放大器的输出端、输入端与正温度系数电流源的端口之间；所述反馈电路的输入端位于隔 离单元和电流放大器之间，用于屏蔽反馈电路失本文档来自技高网...

【技术保护点】
高电源抑制比低失调的带隙基准源电路，其特征在于：设置有一个隔离单元，用于消除基准源电压变化和反馈电路失调电压对基准源电路的影响，所述隔离单元位于电流放大器的输出端、输入端与正温度系数电流源的端口之间；所述反馈电路的输入端位于隔离单元和电流放大器之间，用于屏蔽反馈电路失调对正温度系数电流源的影响。

【技术特征摘要】

【专利技术属性】
技术研发人员：武国胜，吴召雷，黄俊维，
申请(专利权)人：四川和芯微电子股份有限公司，
类型：发明
国别省市：90[中国|成都]