应用于纯电容阵列结构中的分段电容校准电路制造技术

本发明专利技术公开了一种应用于纯电容阵列结构中的分段电容校准电路，包括均与纯电容阵列结构的缩放电容连接的第一校正单元、第二校正单元及选择开关，且第一校正单元与第二校正单元均包含至少一个电容，选择开关通过开/关选择第一校正单元或第二校正单元接入纯电容阵列结构中；当缩放电容的误差为负数时，选择开关闭合，第一校正单元接入纯电容阵列结构中且与缩放电容并联连接，以校正缩放电容的负数误差；当缩放电容的误差为正数时，选择开关断开，第二校正单元接入纯电容阵列结构中且与缩放电容串联连接，以校正缩放电容的正数误差。本发明专利技术可以对纯电容阵列中的缩放电容的误差进行高精度的校准，解决了纯电容阵列结构中由于缩放电容的精度误差造成的非线性问题。

【技术实现步骤摘要】

本专利技术涉及领域集成电路领域，更具体地涉及应用于纯电容阵列结构中的分段电容校准电路。

技术介绍

1、在模拟电路中数模转换器起到重要的桥接作用，其中sar adc(successiveapproximation register，逐次逼近adc)电路的应用最为广泛。sar adc的结构有电阻-电阻类型、电容-电阻类型、电容-电容类型。其中，电阻-电阻(纯电阻)类型因为功耗的问题使用较少，而电容-电容(纯电容)类型因为总电容的面积过大在高精度的adc中不常使用，最常使用的是介于两者之间的电容-电阻(混合)结构。

2、虽然电容-电容结构的总电容面积不容忽略，但因其较快的反应速度与较小的功耗还是在一些重要场合得到重用，而在使用过程中，传统的设计往往会通过在其电路结构中以增加缩放电容的形式来减小总电容。

3、如图1所示是加了缩放电容的纯电容阵列结构与原阵列的对比图，下图中的cs即是缩放电容。通过缩放电容cs可以使得msb array(高位阵列)所有电容不按照2倍的关系。另外，缩放电容cs可以使lsb array(低位阵列)的所有电容的权重与本文档来自技高网...

【技术保护点】

1.一种应用于纯电容阵列结构中的分段电容校准电路，其特征在于，设置于纯电容阵列结构的高位阵列与低位阵列之间，包括均与纯电容阵列结构的缩放电容连接的第一校正单元、第二校正单元及选择开关，且所述第一校正单元与第二校正单元均包含至少一个电容，所述选择开关通过开/关选择第一校正单元或第二校正单元接入所述纯电容阵列结构中；当所述缩放电容的误差为负数时，所述选择开关闭合，所述第一校正单元接入所述纯电容阵列结构中且与所述缩放电容并联连接，以校正缩放电容的负数误差；当所述缩放电容的误差为正数时，所述选择开关断开，所述第二校正单元接入所述纯电容阵列结构中且与所述缩放电容串联连接，以校正缩放电容的正数误差。...

【技术特征摘要】

1.一种应用于纯电容阵列结构中的分段电容校准电路，其特征在于，设置于纯电容阵列结构的高位阵列与低位阵列之间，包括均与纯电容阵列结构的缩放电容连接的第一校正单元、第二校正单元及选择开关，且所述第一校正单元与第二校正单元均包含至少一个电容，所述选择开关通过开/关选择第一校正单元或第二校正单元接入所述纯电容阵列结构中；当所述缩放电容的误差为负数时，所述选择开关闭合，所述第一校正单元接入所述纯电容阵列结构中且与所述缩放电容并联连接，以校正缩放电容的负数误差；当所述缩放电容的误差为正数时，所述选择开关断开，所述第二校正单元接入所述纯电容阵列结构中且与所述缩放电容串联连接，以校正缩放电容的正数误差。

2.如权利要求1所述的应用于纯电容阵列结构中的分段电容校准电路，其特征在于，所述第一校正单元包括n组第一校正子单元，每组第一校正子单元均包括第一开关与两个完全相同的第一电容，两个第一电容、第一开关均串联连接；任意组第一校正子单元的第一开关闭合，当前组的第一校正子单元与所述缩放电容并联连接，n为设定的进行负数误差校正的档位数，且n为大于等于1的自然数。

3.如权利要求2所述的应用于纯电容阵列结构中的分段电容校准电路，其特征在于，设定所述低位电容阵列的总电容值与设定校正值的乘积的二倍为基准电容值，第1组第一校正子单元中的第一电容值为基准电容值，其它任意一组第一校正子单元的第一电容的电容值是前一组第一校正子单元的第一电容值与基准电容值之和。...

【专利技术属性】
技术研发人员：汪伦，郭向阳，
申请(专利权)人：四川和芯微电子股份有限公司，
类型：发明
国别省市：