高阶温度补偿带隙基准电路制造技术

本发明专利技术公布了一种高阶温度补偿带隙基准电路，包括带隙基准主电路、反馈控制回路和输出电路，其中带隙基准主电路由六个ＰＭＯＳ管、二个ＮＭＯＳ管、三个电阻和两个ＰＮＰ三极管构成，反馈控制回路由两个ＰＭＯＳ管、二个ＮＭＯＳ管和两个ＰＮＰ三极管构成，输出电路由两个ＰＭＯＳ管和四个电阻组成。本发明专利技术电路具有较低的温度系数、较高的电源抑制比同时具有较高的工艺稳定性。

【技术实现步骤摘要】

专利技术涉及一种高阶温度补偿带隙基准电路，属于电源
，具体涉及一种基于电路工作状态点控制的高阶温度补偿带隙基准电路。
技术介绍
随着电路系统结构的进一步复杂化，对模拟电路的基本模块要求越来越高，如A/D、D/A、锁相环、滤波器电路提出了更高速度、更高精度的要求。在这些模块电路中一般都需要一电压或电流基准电路，能为系统提供不随温度和电源变化的电压或电流源。带隙基准因具有低温度系数、高电源抑制比以及与传统CMOS工艺相兼容等优点而获得了广泛的应用和研究。 现有的电压模带隙基准基于两个三极管基极与发射极电压的差ΔVBE正温度系数(PTAT)电压与三极管基极与发射极电压两端电压VBE负温度系数(IPTAT)线性补偿的原理，一阶线性补偿后仍残留一定的温度系数，典型的温度系数为7ppm/℃以上，电源抑制比(PSRR)在33dB左右。随着精度要求的不断提高，一阶补偿的温度系数指标难以满足高性能模拟电路的要求。高阶温度补偿能实现较低的温度系数，高阶温度补偿一般是利用多路补偿电流叠加以实现低温度系数的基准电路。但高阶补偿电路复杂，芯片占用面积较大。另外在已有的各类高阶补偿结构中，均无法克服工艺漂移对系统性能的严重影响，基准温度系数的最大漂移达到数十倍之巨，其性能和工艺稳定性甚至还不如相应的一阶线性补偿基准，严重限制了高阶补偿技术的应用由于上述因素的影响，所以在实际使用中尤其在低成本芯片中较少使用。
技术实现思路
本专利技术所要解决的技术问题是针对一种基于负反馈偏置控制的带隙基准电路，通过基于MOS管宽长比W/L失配控制的参数设计，提出了一种基于电路工作状态点控制的温度系数补偿方法，实现了高阶温度补偿特性，在保持较高电源抑制比的基础上进一步提高了电路工艺实现的健壮性。以上结构对电压模和电流模带隙基准均能适用，满足了更广范围下对高性能基准的应用需要。 本专利技术为实现上述目的，采用如下技术方案 本专利技术高阶温度补偿带隙基准电路，其特征在于包括带隙基准主电路、反馈控制回路和输出电路，其中带隙基准主电路由六个PMOS管、两个NMOS管、三个电阻和两个PNP三极管构成，反馈控制回路由两个PMOS管、两个NMOS管和两个PNP三极管构成，输出电路由两个PMOS管和四个电阻组成； 带隙基准主电路第一PMOS管和第三PMOS管的源极分别接电源，第一PMOS管的栅极分别接第三PMOS管的栅极、第二PMOS管的漏极和第一NMOS管的漏极，第一PMOS管的漏极接第零PMOS管的源极，第三PMOS管的漏极接第二PMOS管的源极，第零PMOS管的漏极接第零NMOS管的漏极，第零PMOS管的栅极接第二PMOS管的栅极，第零NMOS管的栅极接第一NMOS管的栅极，第零NMOS管的源极分别接第一电阻和第七电阻的一端，第一NMOS管的源极分别接第一PNP三极管的发射极和第六电阻的一端，第一电阻的另一端接第零PNP三极管的发射极，第七电阻的另一端分别与第零PNP三极管的集电极和基极、第一PNP三极管的集电极和基极、第六电阻的另一端连接接地； 反馈控制回路第六PMOS管和第七PMOS管的源极分别接电源，第六PMOS管的栅极分别接第零PMOS管的栅极、第二NMOS管的漏极和第六PMOS管的漏极，第七PMOS管的栅极接第零PMOS管(PM0)的漏极，第七PMOS管的漏极分别接第三NMOS管的漏极和栅极、第一NMOS管的栅极和第二NMOS管的栅极，第三NMOS管的源极接第三PNP管的发射极，第二NMOS管的源极接第二PNP管的发射极，第三PNP管的集电极分别与第三PNP管的基极、第二PNP管的基极和集电极连接接地； 输出电路第五PMOS管的源极接电源，第五PMOS管的漏极接第四PMOS管的源极，第五PMOS管的栅极接第一PMOS管的栅极，第四PMOS管的漏极依次串接第二电阻、第三电阻、第四电阻、第五电阻后接地，第四PMOS管的栅极接第零PMOS管的栅极。 本专利技术电路具有较低的温度系数、较高的电源抑制比同时具有较高的工艺稳定性。基于0.5μm标准CMOS工艺的仿真结果表明，在-55℃～125℃温度范围内基准电压温度系数为1.24ppm/℃，并具有非常好的工艺稳定性。同时在PSRR和温度系数之间存在一定得折衷关系。在低频范围内电源抑制比可达46.3dB以上。 附图说明 图1本专利技术所述的高阶温度补偿电路结构图； 图2本专利技术中温度补偿的简化模型图； 图3图1所示基准电路的输出电压的温度特性图； 图4图1所示基准电路的输出电压的PSRR特性图； 图5图1所示基准电路的输出电压工艺稳定性的特性图。 具体实施例方式 下面结合附图对专利技术的技术方案进行详细说明 由图1中，若基准主电路中的电流镜完全匹配，两个支路Q0与Q1中的电流相等，则可以得到 式中N为Q0与Q1面积之比，VT为热电压。K为输出电路中的电流镜传输系统。RREF为基准输出转换电阻，即RREF＝R3+R4+R5。若考虑VEB的非线性温度特性以及实际应用中两个支路电流的失配则上式应进行修正。 根据VEB的非线性温度特性 式中VG0为0K下硅材料的带隙电压，典型值为1.205V，常温T0＝300K，γ、α分别为与三极管基区空穴迁移率和集电极电流指数温度系数相关的系数。带隙电压VG(T)的非线性温度系数可表示为 式中分别为VG(T)的一阶与二阶温度系数，以上温度系数经计算均小于0的负温度系数。考虑到实际电路中Q0与Q1支路的电流失配，输出PTAT电压修正为 VPTAT＝mVTln(N·κ)(4) 式中m为电阻比与输出电流镜传输系数决定的比例常数，常温下热电压VT＝kT/q＝26mV，其中k为玻尔兹曼常数、T为绝对温度、q为空间电荷量。κ＝IC1/IC0。当支路电流IC0(T)相对IC1(T)存在微小的失配ΔI(T)时，即IC0(T)/IC1(T)＝1-ΔI(T)/IC1(T)。考虑到电阻的温度特性有 R(T)＝R0(5) 式中TC1、TC2分别表示电阻的一阶和二阶温度系数，T为绝对温度，T0为参考温度，通常对应于一阶基准的零温度系数温度点。TC1和TC2分别在常温和高温范围内起作用。 根据x→0时ln(1-x)≈x的近似关系，则引入的非线性高阶补偿电压VNL为 由于ΔI和电阻的温度特性都是温度的函数，对(6)式微分可以得到 设在整个温度区间控制TCΔI为正温度系数特性，VNL提供的一阶、二阶和三阶补偿分别由TCΔI、TC1TCΔIΔTeff1和TC2TCΔIΔTΔTeff2决定，其中ΔTeff1＝ΔT+ΔI/TCΔI、ΔTeff1＝ΔT+2ΔI/TCΔI，ΔI/TCΔI仅对有效温度范围产生影响。同时在高温范围内含有电阻一阶线性温度系数项TC1TCΔIΔTeff1的作用可以忽略，TCΔI和TC2TCΔIΔTΔTeff2项贡献温度系数占主导地位。在常温及低温范围内TC1TCΔIΔTeff1为起主要作用。 通过环路控制及PM7和PM3两管W/L关系的设计，可使VC0＞VC1，VA略高于VB的微小电压失调使IC0＜IC1，即ΔI＞0，则在整个温度范围内ΔI/TCΔI＞0。当采用多晶高阻时，TC1＜0而TC本文档来自技高网...

【技术保护点】
一种高阶温度补偿带隙基准电路，其特征在于包括带隙基准主电路、反馈控制回路和输出电路，其中带隙基准主电路由六个ＰＭＯＳ管、二个ＮＭＯＳ管、三个电阻和两个ＰＮＰ三极管构成，反馈控制回路由两个ＰＭＯＳ管、二个ＮＭＯＳ管和两个ＰＮＰ三极管构成，输出电路由两个ＰＭＯＳ管和四个电阻组成；　带隙基准主电路：第一ＰＭＯＳ管（ＰＭ１）和第三ＰＭＯＳ管（ＰＭ３）的源极分别接电源（ＶＤＤ），第一ＰＭＯＳ管（ＰＭ１）的栅极分别接第三ＰＭＯＳ管（ＰＭ３）的栅极、第二ＰＭＯＳ管（ＰＭ２）的漏极和第 一ＮＭＯＳ管（ＮＭ１）的漏极，第一ＰＭＯＳ管（ＰＭ１）的漏极接第零ＰＭＯＳ管（ＰＭ０）的源极，第三ＰＭＯＳ管（ＰＭ３）的漏极接第二ＰＭＯＳ管（ＰＭ２）的源极，第零ＰＭＯＳ管（ＰＭ０）的漏极接第零ＮＭＯＳ管（ＮＭ０）的漏极，第零ＰＭＯＳ管（ＰＭ０）的栅极接第二ＰＭＯＳ管（ＰＭ２）的栅极，第零ＮＭＯＳ管（ＮＭ０）的栅极接第一ＮＭＯＳ管（ＮＭ１）的栅极，第零ＮＭＯＳ管（ＮＭ０）的源极分别接第一电阻（Ｒ０）和第七电阻（Ｒ１ｂ）的一端，第一ＮＭＯＳ管（ＮＭ１）的源极分别接第一ＰＮＰ三极管（Ｑ１）的发射极和第六电阻（Ｒ１ａ）的一端，第一电阻（Ｒ０）的另一端接第零ＰＮＰ三极管（Ｑ０）的发射极，第七电阻（Ｒ１ｂ）的另一端分别与第零ＰＮＰ三极管（Ｑ０）的集电极和基极、第一ＰＮＰ三极管（Ｑ１）的集电极和基极、第六电阻（Ｒ１ａ）的另一端连接接地；　反馈控制回路：第六ＰＭＯＳ管（ＰＭ６）和第七ＰＭＯＳ管（ＰＭ７）的源极分别接电源（ＶＤＤ），第六ＰＭＯＳ管（ＰＭ６）的栅极分别接第零ＰＭＯＳ管（ＰＭ０）的栅极、第二ＮＭＯＳ管（ＮＭ２）的漏极和第六ＰＭＯＳ管（ＰＭ６）的 漏极，第七ＰＭＯＳ管（ＰＭ７）的栅极接第零ＰＭＯＳ管（ＰＭ０）的漏极，第七ＰＭＯＳ管（ＰＭ７）的漏极分别接第三ＮＭＯＳ管（ＮＭ３）的漏极和栅极、第一ＮＭＯＳ管（ＮＭ１）的栅极和第二ＮＭＯＳ管（ＮＭ２）的栅极，第三ＮＭＯＳ管（ＮＭ３）的源极接第三ＰＮＰ管（Ｑ３）的发射极，第二ＮＭＯＳ管（ＮＭ２）的源极接第二ＰＮＰ管（Ｑ２）的发射极，第三ＰＮＰ管（Ｑ３）的集电极分别与第三ＰＮＰ管（Ｑ３）的基极、第二ＰＮＰ管（Ｑ２）的基极和集电极连接接地；　输出电路：第五ＰＭＯＳ管（ＰＭ５） 的源极接电源（ＶＤＤ），第五ＰＭＯＳ管（ＰＭ５）的漏极接第四ＰＭＯＳ管（ＰＭ４）的源极，第五ＰＭＯＳ管（ＰＭ５）的栅极接第一Ｐ...

【技术特征摘要】

【专利技术属性】
技术研发人员：吴金，王永寿，郑丽霞，赵霞，姚建楠，
申请(专利权)人：东南大学，
类型：发明
国别省市：32[中国|江苏]