接口时序范围的获取方法技术

本发明专利技术公开了一种接口时序范围的获取方法，其包括如下步骤：

【技术实现步骤摘要】
接口时序范围的获取方法


[0001]本专利技术涉及集成电路检测领域，更具体地涉及一种接口时序范围的检测方法
。

技术介绍

[0002]在集成电路设计中，为了保证电路功能的正确，需要保证电路满足一定的时序要求，不可避免地需要对电路中各接口处有时序要求的信号做时序检查
。
在数模混合的
IP
设计中，对于数模接口信号的时序检查，通常是根据模拟电路仿真结果得到数模接口时序关系来进行分析，该数模接口时序关系可以通过
l ib
格式或文本形式描述
。
为了得到更准确的接口时序信息，最好是通过模拟电路的后仿真得到
。
在不同的工艺
(P)、
电压
(V)、
温度
(T)
下，该时序文件也不同，时序检查会在不同
PVT
下读取对应条件的时序关系文件进行分析
。
[0003]但在上述方法中，整个设计的时序检查会受限于模拟端提供数模接口关系文件的时间，对于时序紧张的设计，若数模接口文件提供的时间较晚，可能影响整个设计项目的进度
。
并且若与接口时序相关的模拟电路有修改，该时序信息也相应的需要重新提供，整个设计的时序检查也需要重新检查，增加了时序分析的迭代次数，增加了整个设计项目的时间成本
。
并且由于不同
PVT
时序信息不同，也增加了时序检查约束文件的复杂性
。
[0004]而导致上述缺点的原因是：/>PVT
条件多，需验证的条款多，仿真所需时间长；不同电路复杂程度不同，对仿真时间也有影响，结合人力等多方面原因进而影响数模接口关系文件的提供时间和更新次数
。
而若能提前计算获取数模接口所需时序的范围，而与该接口对接的其它模块均按该时序范围进行设计，则可大大减少时序检测的流程与时间，进而简化了整个电路的设计流程，缩短设计时间
。
[0005]因此，有必要提供一种改进的接口时序范围的获取方法来克服上述缺陷
。

技术实现思路

[0006]本专利技术的目的是提供一种接口时序范围的获取方法，通过本专利技术的接口时序范围的获取方法，预先获取了采样模块与数据输出模块的时序范围，其它与该两模块连接的电路，只要其时序满足该时序范围，则接口时序就没有问题；若某一电路的时序不满足上述时序范围，则可根据所述时序范围单独调整该电路，而其它设计流程和进度不受影响，节省了时间，提高了整个电路的设计效率
。
[0007]为实现上述目的，本专利技术提供一种接口时序范围的获取方法，用于获取数字端的采样模块的时序范围，其包括如下步骤：
[0008]a.
预设输入时钟信号的延时
(Tcd_set)
与数据信号的最大延时
(Tdd_set_max)、
最小延时
(Tdd_set_min)
，并定义所述输入时钟信号的实际延时
(Tc_d)
与数据信号的实际延时
(Td_d)
之差为数字端的采样模块时序范围的参考值；
[0009]b.
根据建立时间的定义，确定时钟信号路径上需要的总延时
(Tdrs)
与数据信号路径上实际到达的总延时
(Tdas)
的关系，以获得第一延时关系
:Tdrs
‑
Tdas>0
；根据保持时间的定义，确定时钟信号路径上需要的总延时
(Tdrh)
与数据信号路径上实际到达的总延时
(Tdah)
的关系，以获得第二延时关系
:Tdah
‑
Tdrh>0
；
[0010]c.
根据所述第一延时关系获取所述采样模块时序范围的下限值：
Tc_d
‑
Td_d>(Tdas
‑
Tdd_set_max)
‑
(Tdrs
‑
Tcd_set)
；
[0011]d.
根据所述第二延时关系获取所述采样模块时序范围的上限值：
Tc_d
‑
Td_d<(Tdah
‑
Tdd_set_min)
‑
(Tdrh
‑
Tcd_set)。
[0012]较佳地，所述时钟信号路径上需要的总延时
(Tdrs)
包括预设输入时钟信号的延时
(Tcd_set)
；且，所述数据信号路径上实际到达的总延时
(Tdas)
包括预设数据信号的最大延时
(Tdd_set_max)、
最小延时
(Tdd_set_min)。
[0013]较佳地，预设输入时钟信号的延时
(Tcd_set)
小于时钟信号路径上需要的总延时
(Tdrs)
；且预设数据信号的最大延时
(Tdd_set_max)、
最小延时
(Tdd_set_min)
均小于数据信号路径上实际到达的总延时
(Tdas)。
[0014]较佳地，在所述步骤
c
中，采样模块时序范围的下限值，具体地通过
(Tdrs
‑
Tcd_set+Tc_d)
–
(Tdas
‑
Tdd_set_max+Td_d)>0
获得
。
[0015]较佳地，在所述步骤
d
中，采样模块时序范围的上限值，具体地通过
Tdah
‑
Tdd_set_min+Td_d)
‑
(Tdrh
‑
Tcd_set+Tc_d)>0
获得
。
[0016]相应地，本专利技术还提供了一种接口时序范围的获取方法，用于获取数字端的数据输出模块的时序范围，其包括如下步骤：
[0017]a1.
定义所述采样模块的输入时钟信号的实际延时
(Tc_d)
为数据输出模块的时序范围的参考值；
[0018]b1.
根据建立时间的定义，确定时钟信号路径上需要的总延时
(Tdrs1)
与数据信号路径上实际到达的总延时
(Tdas1)
的关系，以获得第三延时关系
:Tdrs1
‑
Tdas1>0
；根据保持时间的定义，确定时钟路信号径上需要的总延时
(Tdrh1)
与数据信号路径上实际到达的总延时
(Tdah1)
的关系，以获得第四延时关系
:Tdah1
‑
Tdrh1>0
；
[0019]c1....

【技术保护点】

【技术特征摘要】
1.
一种接口时序范围的获取方法，用于获取数字端的采样模块的时序范围，其特征在于，包括如下步骤：
a.
预设输入时钟信号的延时
(Tcd_set)
与数据的最大延时
(Tdd_set_max)、
最小延时
(Tdd_set_min)
，并定义所述输入时钟信号的实际延时
(Tc_d)
与数据信号的实际延时
(Td_d)
之差为数字端的采样模块时序范围的参考值；
b.
根据建立时间的定义，确定时钟信号路径上需要的总延时
(Tdrs)
与数据信号路径上实际到达的总延时
(Tdas)
的关系，以获得第一延时关系
:Tdrs
‑
Tdas>0
；根据保持时间的定义，确定时钟信号路径上需要的总延时
(Tdrh)
与数据信号路径上实际到达的总延时
(Tdah)
的关系，以获得第二延时关系
:Tdah
‑
Tdrh>0
；
c.
根据所述第一延时关系获取所述采样模块时序范围的下限值：
Tc_d
‑
Td_d>(Tdas
‑
Tdd_set_max)
‑
(Tdrs
‑
Tcd_set)
；
d.
根据所述第二延时关系获取所述采样模块时序范围的上限值：
Tc_d
‑
Td_d<(Tdah
‑
Tdd_set_min)
‑
(Tdrh
‑
Tcd_set)。2.
如权利要求1所述的接口时序范围的获取方法，其特征在于，所述时钟信号路径上需要的总延时
(Tdrs)
包括预设输入时钟信号的延时
(Tcd_set)
；且，所述数据信号路径上实际到达的总延时
(Tdas)
包括预设数据信号的最大延时
(Tdd_set_max)、
最小延时
(Tdd_set_min)。3.
如权利要求2所述的接口时序范围的获取方法，其特征在于，预设输入时钟信号的延时
(Tcd_set)
小于时钟信号路径上需要的总延时
(Tdrs)
；且预设数据信号的最大延时
(Tdd_set_max)、
最小延时
(Tdd_set_min)
均小于数据信号路径上实际到达的总延时
(Tdas)。4.
如权利要求3所述的接口时序范围的获取方法，其特征在于，在所述步骤
c
中，采样模块时序范围的下限值，具体地通过
(Tdrs
‑
Tcd_set+Tc_d)
–
(Tdas
‑

【专利技术属性】
技术研发人员：唐杜娟，
申请(专利权)人：四川和芯微电子股份有限公司，
类型：发明
国别省市：