内装片状电子元器件的多层基板及其制造方法技术

本发明专利技术的内装片状电子元器件的多层基板（１０），具有将多层陶瓷层（１１Ａ）叠层而成的陶瓷叠层体（１１）、以及埋入该陶瓷叠层体（１１）内而且具有外部端子电极（１３Ａ）的片状电子元器件（１３），对陶瓷层（１１Ａ）沿着它的叠层方向设置通路导体（１２Ｂ），片状电子元器件（１３）的外部端子电极（１３Ａ）与通路导体（１２Ｂ）连接，而且在通路导体（１２Ｂ）的上下端面中的至少一个端面形成连接用的连接台阶部分（１２Ｃ）。在专利文献１所述的以往技术的情况下，若烧结体与内部导体膜的位置没有对准，有位移，烧结体片仅与内部导体膜稍微连接一点，则有导致与烧结体片连接不良的危险。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及。
技术介绍
作为以往的这种技术，有专利文献1所述的多层陶瓷基板及其制造方法。在专利文献1所述的多层陶瓷基板及其制造方法的情况下，使用预先烧结陶瓷功能元件而得到的片状烧结体片，制成电容元件、电感元件及电阻元件等，将这些功能元件内装在未烧结复合叠层体内，与内部导体膜或通路孔导体连接。未烧结复合叠层体具有基体用生料层、含有难烧结性材料的约束层、以及布线导体，在将其烧结时，利用约束层的作用，抑制基体用生料层在主面方向的收缩。在该技术中，由于通过利用约束层的无收缩工作法进行烧结，因此在内装功能元件的状态，能够将未烧结复合叠层体进行烧结，而不会有问题，同时在烧结体片构成的功能元件与基体用生料层之间，不会产生成份的相互扩散的现象，在烧结后也能够维持功能元件的特性。在专利文献1所述的多层陶瓷基板的情况下，为了将烧结体片内装在陶瓷多层基板内，在将烧结体片与陶瓷生料片上形成的由导电性糊料构成的内部导体膜等导体图形粘接后，与其它的陶瓷生料片重叠压紧，从而制成陶瓷生料叠层体。特开2002-084067号公报但是，在专利文献1所述的以往技术的情况下，若烧结体片与内部导体膜的位置没有对准，有位移，烧结体片仅与内部导体膜稍微连接一点，则有导致与烧结体片连接不良的危险。另外，在将表面安装元器件与基板的表面电极进行焊接安装的情况下，在回流焊时虽然表面安装元器件的自调整起作用，不产生上述的问题，但在内装烧结体片的情况下，由于自调整功能不起作用，因此若烧结体片的位置没有对准，则其安装精度仍照样表现出来，不能对位移进行补偿。因而，为了内装烧结体片，而若内部导体膜与烧结体片的连接部分(电极焊盘)不大于基板的表面电极，则不能得到连接可靠性。另外，若增大内部导体膜的电极焊盘，则存在的问题是，布线密度降低，陶瓷多层基板不能实现小型化。本专利技术正是为了解决上述问题而进行的，其目的在于提供能够显著提高内装片状电子元器件与内部导体的连接可靠性的、。
技术实现思路
本专利技术的第1方面所述的内装片状电子元器件的多层基板，具有将多层介质层叠层而成的叠层体；以及埋入该叠层体内而且具有端子电极的片状电子元器件，在所述介质层沿该叠层方向设置通路导体，其中，所述片状电子元器件的端子电极与所述通路导体的上下端面中的至少某一个端面连接，而且对所述通路导体形成连接台阶部分。另外，本专利技术的第2方面所述的内装片状电子元器件的多层基板，是在第1方面所述的专利技术中，所述介质层是陶瓷层，所述叠层体是将多层所述陶瓷层叠层而成的陶瓷叠层体，所述片状电子元器件将陶瓷烧结体作为坯料。另外，本专利技术的第3方面所述的内装片状电子元器件的多层基板，是在第2方面所述的专利技术中，利用低温烧结陶瓷材料，形成所述陶瓷层，而且利用以银或铜为主要成分的导体材料，形成所述通路导体。另外，本专利技术的第4方面所述的内装片状电子元器件的多层基板的制造方法，包含以下工序在具有通路导体的介质层上配置具有端子电极的片状电子元器件的端子电极，使得与所述通路导体连接的工序；以及将配置有所述片状电子元器件的介质层与其它介质层重叠、形成内装所述片状电子元器件的叠层体的工序。另外，本专利技术的第5方面所述的内装片状电子元器件的多层基板的制造方法，是在第4方面所述的专利技术中，将所述介质层作为陶瓷生料体，对于所述片状电子元器件，将陶瓷烧结体作为坯料，将配置有该片状电子元器件的陶瓷生料体与其它的陶瓷生料体一起重叠，形成内装所述片状电子元器件的陶瓷生料叠层体，并将该陶瓷生料叠层体进行烧结。另外，本专利技术的第6方面所述的内装片状电子元器件的多层基板的制造方法，是在第5方面所述的专利技术中，所述其它的陶瓷生料体具有与所述片状电子元器件的端子电极连接的通路导体。另外，本专利技术的第7方面所述的内装片状电子元器件的多层基板的制造方法，是在第5方面或第6方面所述的专利技术中，具有利用低温烧结陶瓷材料，形成所述陶瓷生料体的工序；以及在所述陶瓷生料叠层体的内部，形成以银或铜为主要成分的导体图形的工序。另外，本专利技术的第8方面所述的内装片状电子元器件的多层基板的制造方法，是在第5方面至第7方面中的任一项所述的专利技术中，具有在所述陶瓷生料叠层体的内部或表面上，附加由所述陶瓷生料体的烧结温度下实质上不烧结的难烧结性粉末构成的收缩抑制层的工序。根据本专利技术的第1方面至第8方面所述的专利技术，能够提供可显著提高内装片状电子元器件与内部导体的连接可靠性的、。附图说明图1(a)～(c)分别所示为本专利技术的内装片状电子元器件的多层基板一实施形态即陶瓷多层基板图，(a)所示为它的整体的剖视图，(b)所示为将(a)的主要部分放大的剖视图，(c)为(b)的平面图。图2(a)及(b)分别所示为本专利技术的内装片状电子元器件的多层基板其它实施形成的主要部分图，是分别相当于图1(c)的平面图。图3(a)～(c)分别所示为图1所示的陶瓷多层基板的制造工序主要部分的工序图，(a)所示为陶瓷生料片的剖视图，(b)所示为在(a)所示的陶瓷生料片上放置片状电子元器件的状态的剖视图，(c)所示为将(b)所示的陶瓷生料片与其它的陶瓷生料片叠层的状态的剖视图。图4(a)～(c)分别为图2所示的制造工序的后续工序图，(a)所示为烧结前的压制体的剖视图，(b)所示为烧结后的陶瓷多层基板的剖视图，(c)所示为在(b)所示的陶瓷多层基板上安装片状电子元器件的状态的剖视图。图5(a)及(b)为说明图1所示的陶瓷多层基板的片状电子元器件安装位置产生位移用的剖视图，(a)所示为没有位移的状态图，(b)所示为有位移的状态图。图6所示为本专利技术的内装片状电子元器件的多层基板另外的其它的实施形态的主要部分放大剖视图。10陶瓷多层基板(多层基板)11 陶瓷叠层体(叠层体)11A 陶瓷层(介质层)12 内部导体图形12B 通路导体12C 连接台阶部分12、113 片状电子元器件13A、113A外部端子电极(端子电极)111 陶瓷生料叠层体111A 陶瓷生料片(陶瓷生料体)116 约束层(收缩抑制层)具体实施方式以下，根据图1～图6所示的实施形态来说明本专利技术。本实施形态的内装片状电子元器件的多层基板10，例如如图1(a)所示，具有将多层陶瓷层11A叠层、而且形成内部导体图形12的陶瓷叠层体；以及配置在上下陶瓷层11A的界面、从陶瓷烧结体作为坯料而且在其两端部具有外部端子电极13A的多个片状电子元器件13，构成作为陶瓷多层基板。另外，在陶瓷叠层体11的两个主面(上下两面)分别形成表面电极14及14。因此，以下将内装片状电子元器件的多层基板10作为陶瓷多层基板10进行说明。如图1(a)所示，在陶瓷叠层体11的上表面，通过表面电极14，安装了多个表面安装元器件20。半导体元件及砷化镓半导体元件等有源元件、以及电容、电感、电阻等无源元件等作为表面安装元器件20，通过焊锡或导电性树脂，或者通过Au、Al、Cu等键合引线，与陶瓷叠层体11的上表面的表面电极14电连接。片状电子元器件13与表面安装元器件20通过表面电极14及内部导体图形12互相电连接。该陶瓷多层基板10可以通过下表面的表面电极14，安装在母板等安装基板上。然后，关于构成陶瓷叠层体11的陶瓷层11A的材料，只要是陶瓷材料，则没有特别限制，但特别希望是低温烧结陶瓷(LTCCLo本文档来自技高网...

【技术保护点】
一种内装片状电子元器件的多层基板，具有将多层介质层叠层而成的叠层体；以及埋入该叠层体内而且具有端子电极的片状电子元器件，在所述介质层沿该叠层方向设置通路导体，其特征在于，所述片状电子元器件的端子电极与所述通路导体的上下端面中的至少某一个端面连接，而且对所述通路导体形成连接台阶部分。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：近川修，酒井范夫，
申请(专利权)人：株式会社村田制作所，
类型：发明
国别省市：JP[日本]