多层印刷配线板制造技术

本发明专利技术的多层印刷配线板（１０）具有：内建层（３０），其形成于核心基板（２０）上，并在上表面设置有导体图案（３２）；低弹性模量层（４０），其形成于该内建层（３０）上；焊盘（５２），其设置于该低弹性模量层（４０）的上表面，通过焊料突起（６６）与ＩＣ芯片（７０）连接；以及导体柱（５０），其贯通低弹性模量层（４０），将焊盘（５２）和导体图案（３２）电连接。导体柱（５０）的纵横比Ｒａｓｐ（高度／最小直径）大于等于４且最小直径超过３０μｍ，而且，配置于低弹性模量层（４０）的外周部的外侧导体柱（５０ａ）的纵横比Ｒａｓｐ大于等于配置于低弹性模量层（４０）的内周部的内侧导体柱（５０ｂ）的纵横比Ｒａｓｐ。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及多层印刷配线板。
技术介绍
近年来，在以便携信息终端和通信终端为代表的电子设备中，高功能化和小型化非常显著。作为将用于这些电子设备的IC芯片高密度地安装到多层印刷配线板上的方式，正在采用直接在多层印刷配线板上对IC芯片进行表面安装的倒装(flip-chip)方式。作为这样的多层印刷配线板，公知有如下的多层印刷配线板包括核心基板、形成于该核心基板上的内建层(build up layer)、以及在该内建层的上面可通过焊料突起(solder bump)安装IC芯片的安装用电极。此处，作为核心基板，使用由环氧树脂、BT(bismaleimide/triazin，双马来酰亚胺三嗪)树脂、聚酰亚胺树脂、聚丁二烯树脂、酚醛树脂等与玻璃纤维等强化材料共同成型而得到的基板，这些核心基板的热膨胀系数约为12～20ppm/℃(30～200℃)，与IC芯片的硅的热膨胀系数(约3.5ppm/℃)相比，大致是其4倍以上。因此，在上述的倒装方式中，在反复产生伴随于IC芯片的发热的温度变化时，由于IC芯片与核心基板的热膨胀量和热收缩量不同，有可能焊料突起被破坏。为解决该问题，提出了如下的多层印刷配线板在内建层上设置低弹性模量的应力缓和层，在该应力缓和层的上表面设置安装用电极，利用导体柱将内建层上的导体图案和安装用电极连接起来(例如，参照日本特开昭58-28848号公报、日本特开2001-36253号公报)。
技术实现思路
但是，IC芯片在每一代实现着配线的细微化和多层化，而随着配线的细微化，配线层中的信号延迟成为支配性的因素，妨碍高速化。其延时与配线电阻和配线间电容成比例，所以为了进一步的高速化，需要配线的低电阻化和配线间电容的减小。此处，配线间电容的减小通过层间绝缘膜的低介电常数化来实现。该低介电常数化方面通常采用在具有耐热性的材料中导入空气(介电常数ε1)的方法，具体讲就是多孔化。但是，若在多层印刷配线板上搭载了将层间绝缘膜多孔化的IC芯片的状态下，反复加热/冷却，则在前述的公报中公开的应力缓和层中不能够将应力充分缓和，在IC芯片的外周部的配线层上出现裂纹，或介于半导体芯片-多层印刷配线板之间的突起之中靠近外周部的突起上出现裂纹。本专利技术是为了解决这样的课题而提出的，其目的在于，提供如下的多层印刷配线板，其能够防止由热膨胀/热收缩引起的电子部件的外周部的破坏，并且，稳定地向电子部件供电。并且，其目的在于，提供制造这种多层印刷配线板的方法。本专利技术为了达到上述目的采取以下的手段。即，本专利技术的多层印刷配线板，具有核心基板；内建层，其形成于该核心基板上，并在上表面设置有导体图案；低弹性模量层，其形成于该内建层上；安装用电极，其设置于该低弹性模量层的上表面，通过连接部与电子部件连接；以及导体柱，其贯通所述低弹性模量层，将所述安装用电极和所述导体图案电连接，所述导体柱的纵横比Rasp大于等于4且其直径超过30μm，而且，所述导体柱之中配置于所述低弹性模量层的外周部的外侧导体柱的纵横比Rasp大于等于配置于所述低弹性模量层的内周部的内侧导体柱的纵横比Rasp。在该多层印刷配线板中，导体柱的纵横比Rasp大于等于4且直径超过30μm，而且，外侧导体柱的纵横比Rasp大于等于内侧导体柱的纵横比Rasp，所以外侧导体柱在维持安装用电极和内建层上表面的导体图案之间的电连接的情况下，根据低弹性模量层的变形而变形。因此，根据该多层印刷配线板，即使产生由核心基板与电子部件之间的热膨胀系数差所引起的应力，也能够可靠地缓和施加到电子部件(尤其是具有多孔化的层间绝缘膜的IC芯片)的外周部和靠近外周的连接部上的应力，所以能够防止由于热膨胀/热收缩导致这些部位被破坏。并且，能够将反复加热/冷却时的电阻的变化率抑制得较小，从而能够稳定地向搭载的电子部件供电。另外，本专利技术中导体柱的纵横比Rasp是指导体柱的高度/导体柱的直径(直径不一样时，为最小直径)。并且，“上”或“上表面”只不过表示相对的位置关系，例如还可替换为“下”或“下表面”。在本专利技术的多层印刷配线板中，优选为导体柱之中外侧导体柱的纵横比Rasp是大于等于内侧导体柱的纵横比Rasp的1.25倍且小于等于2倍。在该范围内，本专利技术的效果显著。在本专利技术的多层印刷配线板中，优选为导体柱之中至少外侧导体柱形成为具有缩颈的形状。这样，与大致笔直形状的导体柱相比，能够更可靠地得到本专利技术的效果。优选为这种形成为具有缩颈形状的外侧导体柱的最大直径/最小直径为大于等于2且小于等于4。在本专利技术的多层印刷配线板中，优选为导体柱从最外周到第N列(N是大于等于2的整数)形成多个时，将外侧导体柱设定为从最外周到第N×2/3列的范围内。施加到该范围内的导体柱上的应力比施加到其它导体柱上的应力大，所以应用本专利技术的意义大。例如，N为15时，将外侧导体柱设定为从最外周到第10列的范围内，因此，有如下的设定方式，即，仅最外周1列、最外周～第2列、……、最外周～第10列。在本专利技术的多层印刷配线板中，低弹性模量层也可以形成为与将电子部件虚拟地投影到该低弹性模量层侧时的投影部分的整个区域大致一致。低弹性模量层也可以形成为超过该投影部分的整个区域，但若与该投影部分的整个区域大致一致，就能够得到充分的效果，因此若考虑经济性等，优选形成为与投影部分的整个区域大致一致。并且，也可以在低弹性模量层的非形成区域搭载片型电容器等电子部件。这样，由于片型电容器与IC芯片的距离较近，所以若使得从片型电容器接收供电，则很难使IC芯片电源不足。本专利技术的多层印刷配线板中，可以将形成为与低弹性模量层的上表面大致处于同一平面的导体柱的顶部作为安装用电极。这样，与独立于导体柱而另外形成安装用电极的情况相比，能够简单地制作。本专利技术的多层印刷配线板中，优选为低弹性模量层在30℃时的杨氏模量(young’s modulu)为10MPa～1GPa。这样，能够更可靠地缓和由热膨胀系数差引起的应力。并且，该低弹性模量层更优选为在30℃时的杨氏模量为10MPa～300MPa，最优选为10MPa～100MPa。并且，所述导体柱优选为使用导电性良好的材料形成，优选为由例如铜、焊锡或包含它们中的任何一种的合金形成。本专利技术的多层印刷配线板中，优选为电子部件包括具有多孔化层间绝缘膜的IC芯片。此类电子部件由于容易因热膨胀/热收缩而使外周部受到破坏，因此应用本专利技术的意义高。附图说明图1是本实施方式的多层印刷配线板的剖面图。图2是本实施方式的导体柱的配置图。图3是另一导体柱的配置图。图4是表示本实施方式的多层印刷配线板的制作步骤的说明图。图5是表示本实施方式的多层印刷配线板的制作步骤的剖面图。图6是表示本实施方式的多层印刷配线板的制作步骤的剖面图。图7是表示本实施方式的多层印刷配线板的其它制作步骤的剖。图8是另一多层印刷配线板的剖面图。图9是表示IC芯片的位置和施加到该位置上的应力之间的关系的表和曲线图。具体实施例方式下面，根据附图说明本专利技术的实施方式。图1是作为本专利技术的一个实施方式的多层印刷配线板的剖面图。并且，下面会出现表述为“上”和“下”的地方，而它们只不过是方便地表示相对的位置关系，因此例如，可以进行上下交换，或将上下替换为左右。如图1所示，本实施方式的多层印刷配线板10包括核心基本文档来自技高网...

【技术保护点】
一种多层印刷配线板，具有：核心基板；内建层，其形成于该核心基板上，并在上表面设置有导体图案；低弹性模量层，其形成于该内建层上；安装用电极，其设置于该低弹性模量层的上表面，通过连接部与电子部件连接；以及 导体柱，其贯通所述低弹性模量层，将所述安装用电极和所述导体图案电连接，其中，所述导体柱的纵横比Ｒａｓｐ大于等于４且其直径超过３０μｍ，而且，所述导体柱之中配置于所述低弹性模量层的外周部的外侧导体柱的纵横比Ｒａｓｐ大于等于配置于所述低 弹性模量层的内周部的内侧导体柱的纵横比Ｒａｓｐ。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：苅谷隆，古谷俊树，
申请(专利权)人：揖斐电株式会社，
类型：发明
国别省市：JP[日本]