绝缘栅型半导体器件制造技术

本发明专利技术的目的是提供一种维持较低开通阻抗且关断时开关损耗较小的绝缘栅型半导体器件。而且，提供一种维持较薄ｎ＃＋［－］型基层而耐压更高的绝缘栅型半导体器件。本发明专利技术涉及的绝缘栅型半导体器件，具有第１导电型的第１基层２１、在第１基层的表面形成的第２导电型的第２基层１４、在第２基层的表面区域选择形成的第１导电型的源层１５、在第１基层的表面相反侧的背面形成的第２导电型的漏层３１、与第１基层、源层以及第２基层绝缘、在第１基层上形成使源层和第２基层间导电的沟道的栅电极１６，为了在关断的存储期间使第１基层的过剩载流子被排出，而降低Ｐ杂质量。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及绝缘栅型半导体器件。IGBT10，为使关断时来自p型基层14的耗尽层不能到达阳极，基层13的厚度必须较厚且比阻抗较低。由此，使得关断时尾电流变大。所以，为使关断特性高速化，需要通过寿命控制降低来自阳极的空穴的注入效率。典型的寿命控制，是在晶圆工序(wafer process)完成后用电子线照射进行退火处理。但是，通过该寿命控制，使高阻抗的n-型基层13中的载流子浓度低下。因此，使开通电压变高。另一方面，如果不进行缩短寿命的处理，则开通电压可维持较低，但关断时间变长。即，开通电压和关断时间呈相反关系。附图说明图10(B)所示为现有绝缘栅型半导体器件击穿型的纵型IGBT的部分剖面图。该IGBT20与IGBT10的不同点是在n-型基层13和p+型漏层11之间设置n+型缓冲层23。通过设置n+型缓冲层23，即使n-型基层13的厚度较薄且具有较高阻抗，从p型基层13的耗尽层也不能到达阳极。因此，IGBT20与IGBT10相比，n-型基层13的厚度较薄且维持高阻抗，也可以维持耐压。而且，IGBT20中，来自阳极的空穴的注入效率，受p+型漏层11的厚度(宽)及其浓度的控制。因此，IGBT20不进行寿命控制也可以实现高速化。近年来，已有工作在150kHz左右的高速IGBT。但是包括上述IGBT20在内的高速IGBT在高温状态下尾电流增大。尾电流成为开关损耗。开关损耗已成为IGBT高速开关的障碍。图11所示为L(电感)负载的IGBT20关断时电流电压特性的时间变化。如栅极电压VG降低、流经沟道的电子电流降低，则在L负载的两端会产生反向电压。反向电压施加在阳极和阴极之间，漏极电压VD上升(参照从时刻t1到时刻t3)。在漏极电压VD的作用下，从高阻抗的n-型基层13和p型基层14的接合区产生耗尽层(未图示)。通过耗尽层，在高阻抗的n-型基层积累的电子由沟道的电子电流来补充。如上所述，则IGBT20流过一定的漏极电流ID。因此，几乎一定的空穴电流从p+型漏层11流过。即，从时刻t1到时刻t2期间，漏极电流ID几乎保持一定。其次，在n-型基层蓄积的电子消失。随之而来，来自p+型漏层的空穴电流也减少。即，从时刻t2到时刻t3期间，漏极电流ID减小。时刻t3以后的漏极电流ID称为尾电流。如上说述，时刻t1到时刻t3期间，产生电力消耗(图11的斜线部)。该电力消耗是IGBT的开关损耗。而且，t3以后由尾电流引起的电力消耗，即使尾电流较小的场合，因长期流动也会变大。而且，时刻t3是漏极电流ID下降时间(fall time)的终点。其中，漏极电流ID的下降时间，是以IGBT开通状态时漏极电流ID的90％为起点，以漏极电流ID的10％为终点的期间。图11中，从时刻t2到时刻t3期间是下降时间。而且，IGBT20通过其具有的n+型过渡层，使耐压维持。但是，对IGBT施加更高的耐压，则必须增加n-型基层13的厚度。例如IGBT20耐压为600V系的元件，即基层13的厚度为60μm的场合，该耐压为600V以上时，n-型基层13的厚度必须增加。因此，本专利技术的另一个目的是提供维持薄的n-型基层的厚度，并且耐压更高的绝缘栅型半导体器件。本专利技术涉及的绝缘栅型半导体器件的实施形态，包括第1导电型的第1基层；在上述第1基层的第1面形成的第2导电型的第2基层；在上述第2基层的表面区域有选择地形成的第1导电型的源层；在上述第1基层的第1面的相反侧的第1基层的第2面上形成的第2导电型的漏层；栅电极，与上述源层、上述第1基层以及第2基层绝缘，并且，在上述第1基层上形成使上述源层和第2基层之间导电的沟道；来自上述漏层的空穴电流的注入效率小于电子迁移率除以电子与空穴的迁移率之和的值，即在0.27以下。上述第1基层的厚度在70μm以下较为理想，在60μm以下则更加理想。本专利技术涉及的绝缘栅型半导体器件的另一实施形态，包括第1导电型的第1基层；在上述第1基层的第1面形成的第2导电型的第2基层；在上述第2基层的表面区域有选择地形成的第1导电型的源层；在上述第1基层的第1面的相反侧的第1基层的第2面上形成的第2导电型的漏层；栅电极，与上述源层、上述第1基层以及第2基层绝缘，并且在上述第1基层上形成使上述源层和第2基层之间导电的沟道；来自上述漏层的空穴电流的注入效率，小于空穴的饱和速度除以电子和空穴饱和速度之和的值，即在9/19以下。上述第1基层的厚度在60μm以下较为理想。而且本专利技术的芯片还具有的另一特征为，通过1μH到1mH之间适当的电感性负载，不附加保护电路关断额定电流时，过渡施加的电压(Vsus)比源和漏之间的静态耐压大。该电感性负载，也可由1μH到1mH的L负载和续流二极管逆向并联后与电阻串联组成。本专利技术涉及的绝缘栅型半导体器件的又一实施形态，其特征为具有第1导电型的第1基层；在上述第1基层的第1面形成的第2导电型的第2基层；在上述第2基层的表面区域选择形成的第1导电型的源层；在上述第1基层的第1面相反侧的第2面形成的第2导电型的漏层；栅电极，与上述源层、上述第1基层以及第2基层绝缘，并且在上述第1基层上形成使上述源层和第2基层之间导电的沟道；在上述第1基层和上述漏层之间还具有比上述第1基层阻抗更低的第1导电型的过渡层较为理想。上述第1导电型的漏层的厚度在0.5μm以下更为理想。上述第1导电型的过渡层也可以具有多个阻抗相互不同的层。上述第1导电型的过渡层的全部杂质总量相对上述漏层全部杂质总量之比在0.27/0.73(空穴迁移率和电子迁移率之比)以下较宜。上述第1导电型的过渡层的全部杂质总量相对上述漏层全部杂质总量的比，小于空穴的饱和速度除以电子和空穴饱和速度之和的值，即在9/19以下亦可。上述第1基层的厚度在70μm以下较为理想，在60μm以下则更加理想。图2是L负载的IGBT30关断时电流电压特性的时间变化图。图3是时刻为TA时的IGBT30的载流子分布图。图4是时刻为TB时的IGBT30的载流子分布图。图5是时刻为TC时的IGBT30的载流子分布图。图6是时刻为TD时的IGBT30的载流子分布图。图7是耐压600V系的IGBT30的V-I特性图。图8是本专利技术的绝缘栅型半导体器件的第2实施形态的非击穿型IGBT40的剖面图。图9是本专利技术的绝缘栅型半导体器件的第3实施形态的击穿型IGBT50的剖面图。图10是已有绝缘栅型半导体器件的剖面图。图11是已有IGBT关断时电流电压特性图。图1是本专利技术的绝缘栅型半导体器件的第1实施形态的击穿型IGBT30的剖面图。IGBT30具有n-型基层21和在n型基层21表面形成的p型基层14。在p型基层14的表面区域选择形成n+型源层15。在n型基层21表面相反侧的背面形成p型漏层(阳极)31。在n型基层21形成使源层15和p型基层14之间导电的沟道的栅极电极16，通过绝缘层17与n型基层21、源层15以及p型基层14绝缘。并且，p型基层14以及源层15与源电极41(阴极)连接。漏层31与漏电极42连接。其中，漏层31形成较低注入且较低浓度的p型。因此，可以降低来自阳极的载流子的注入效率，不控制寿命(life time)就可以达成高速化。而且，为了不进行寿命控制，可以增大高阻抗的n-型基层21的载流子浓度本文档来自技高网...

【技术保护点】
一种绝缘栅型半导体器件，其特征在于，包括：第１导电型的第１基层；在上述第１基层的第１面形成的第２导电型的第２基层；在上述第２基层的表面区域有选择地形成的第１导电型的源层；在上述第１基层的第１面的相反侧的第１基层的第２面上形成的第２导电型的漏层；栅电极，与上述源层、上述第１基层以及第２基层绝缘，并且，在上述第１基层上形成使上述源层和第２基层之间导电的沟道； 来自上述漏层的空穴电流的注入效率在０．２７以下。

【技术特征摘要】
JP 2001-10-15 316824/20011.一种绝缘栅型半导体器件，其特征在于，包括第1导电型的第1基层；在上述第1基层的第1面形成的第2导电型的第2基层；在上述第2基层的表面区域有选择地形成的第1导电型的源层；在上述第1基层的第1面的相反侧的第1基层的第2面上形成的第2导电型的漏层；栅电极，与上述源层、上述第1基层以及第2基层绝缘，并且，在上述第1基层上形成使上述源层和第2基层之间导电的沟道；来自上述漏层的空穴电流的注入效率在0.27以下。2.根据权利要求1的绝缘栅半导体器件，其特征在于上述第1基层的厚度在70μm以下。3.一种绝缘栅型半导体器件，其特征在于，包括第1导电型的第1基层；在上述第1基层的第1面形成的第2导电型的第2基层；在上述第2基层的表面区域有选择地形成的第1导电型的源层；在上述第1基层的第1面的相反侧的第1基层的第2面上形成的第2导电型的漏层；栅电极，与上述源层、上述第1基层以及第2基层绝缘，并且在上述第1基层上形成使上述源层和第2基层之间导电的沟道；利用1μH到1mH之间适当的电感性负载，不附加保护电路，使得关断额定电流时过渡施加的电压比源极和漏极之间的静态耐压大；而且，上述第1基层的厚度在70μm以下。4.一种绝缘栅型半导体器件，包括第1导电型的第1基层；在上述第1基层的第1面形成的第2导电型的第2基层；在上...

【专利技术属性】
技术研发人员：末代知子，中川明夫，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP[日本]