半导体器件制造技术

本发明专利技术的课题涉及一种半导体器件，其目的是在不使导通电阻增大的前提下提高ｄｉ／ｄｔ容量及ｄＶ／ｄｔ容量。并且，为了实现上述目的，在半导体衬底（１）的上主面内，设在栅极焊区（１２）正下方区域的焊区下基区（５）不与源电极（１１）连接，也不与被连接在源电极（１１）上的主基区（４）连接。即，焊区下基区（５）被置于浮置状态。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种半导体器件。图27是沿着图26中的C-C剖面线的半导体器件151的剖面图。如图27所示，半导体器件151备有半导体衬底71、绝缘层77、栅电极79、导电层80、源电极81、栅极焊区82及漏电极84。半导体衬底71备有N+型的高浓度漏层72、N-型的漏层73、P型的主基区74、P型的焊区下基区75及N+型的源区76。半导体衬底71是具有上主面及下主面的硅衬底。漏层73被形成在半导体衬底71的上主面上。主基区74以比漏层73浅的方式有选择地形成在漏层73中，并且露出于上主面。焊区下基区75也以浅于漏层73的方式有选择地形成在漏层73中，并且露出于上主面。焊区下基区75不与主基区74连接、孤立于主基区74之外。源区76以比主基区74浅的方式有选择地形成在主基区74中，并且露出于上主面。主基区74被分割成多个区域，同样，源区76也被分割成多个区域，对应于主基区74的多个区域配置。在焊区下基区75中不形成源区76。因而，在焊区下基区75中不存在沟道区。高浓度的漏层72连接在漏层73的下主面一侧，并在半导体衬底71的下主面露出。源电极81用金属形成，在与主基区74和源区76连接的同时，通过贯穿绝缘层77的栓92被连接在焊区下基区75上。栅电极79由多晶硅形成，被埋设在绝缘层77中，以便隔着作为绝缘层77的一部分晶硅形成，被埋设在绝缘层77中，以便隔着作为绝缘层77的一部分的栅绝缘膜78，与主基区74中作为夹在漏层73和源区76之间的区域的沟道区相对置。栅极焊区82用金属形成，被配置在绝缘层77的上面，以便隔着绝缘层77，与半导体衬底71的上主面中的焊区下基区75的露出面相对置。栅极焊区82通过被埋设在绝缘层77中的栓83与导电层80连接。导电层80通过图中未示出的路径被连接在栅电极79上。导电层80由多晶硅形成，被埋设在绝缘层77中，以便在比栅极焊区82更接近于半导体衬底71的上主面的位置，与上主面相对置。漏电极84由金属形成，与半导体衬底71的下主面连接。图28示出了半导体衬底71的漏层73和高浓度漏层72中的电阻率分布。如图28所示，电阻率在漏层73与高浓度漏层72的连接部分呈阶梯状变化，而在漏层73和高浓度漏层72各自的内部大体上是均匀的。这种电阻率分布是根据图29和图30所示的工序图形成半导体衬底71而引起的。也就是说，在半导体衬底71的形成工序中，首先准备相当于高浓度漏层72的衬底，然后，用外延生长法形成漏层73。由于半导体器件151如上述那样构成，所以能进行下述工作。对源电极81施加接地电位、对漏电极84施加正电位的状态下，若对栅电极79施加阈值电压以上的栅电压，则主基区74的沟道区形成反型层。其结果是，电流流过沟道区，所以，作为MOSFET的半导体器件151变为导通状态。栅电压一旦返回到阈值电压以下的值，则反型层消失，于是，半导体器件151转移到截止状态。在半导体器件151中，主基区74和焊区下基区75通过源电极81实现电学上的连接。因而，通过主基区74与漏层73之间的PN结，以及焊区下基区75与漏层73之间的PN结，形成了MOSFET内置的二极管。在半导体器件151处于截止状态时，对该内置二极管施加反向偏压。施加在源电极81与漏电极84之间的电压，即漏电压，在半导体器件151处于截止状态时，借助于从内置二极管的PN结向漏层73的内部扩展的耗尽层而被保持。在源电极81与栅电极79短路的状态下，若以漏电极84的电位作为基准向源电极81施加正电压，则从被连接在源电极81上的主基区74及焊区下基区75向漏层73注入空穴。同时，从连接到漏电极84的高浓度漏层72向漏层73注入电子。其结果是，电流从源电极81流向漏电极84。也就是说，内置二极管变为导通状态。其次，如果以漏电极84的电位作为基准向源电极81施加负电压，则在漏层72中剩余空穴向源电极81迁移，剩余电子向漏电极84迁移。其结果是，瞬态性的电流从漏电极84流向源电极81。因为空穴的迁移率相对于电子的迁移率约为1/2大小，所以，这个瞬态性的电流值变为零的时间就成为在漏层73中剩余空穴直到消灭的时间。瞬态性的流过半导体器件151的电流衰减到零的工作相当于内置二极管的反向恢复工作(即恢复工作)。使内置二极管导通时产生的空穴依赖于主基区74和焊区下基区75的面积以及它们的杂质浓度。被设置在为实现与外部的电连接而设置的栅极焊区82的正下方的焊区下基区75的面积比主基区74被分割成的多个区域中的每一个的面积当然要大，所以，与主基区74的附近区域比较，剩余空穴多发生在焊区下基区75的附近。因而，以高di/dt使内置二极管发生反向恢复工作时，在焊区下基区75的附近的剩余空穴集中流向主基区74中靠近焊区下基区75的特定部分，并通过该特定部分流出到源电极81。这时，由源区76、主基区74及漏层73形成的寄生双极型晶体管有时会导通。也就是说，在现有的半导体器件151中，存在对反向恢复工作过程中的电流变化率di/dt的容量，即di/dt容量低的问题。而且，对于半导体器件151，在构成内置二极管的基区74、75与漏层73之间的PN结上施加高的dV/dt(电压随时间的变化率)的情况下，例如，在使源电极81与栅电极79短路的状态下，当在漏电极84与源电极81之间施加约高达1kV/μs以上的dV/dt的场合，基区74、75与漏层73之间的PN结的耗尽层会瞬时地扩展。这时，依赖于PN结的面积及耗尽层扩展速度会发生空穴，所以，在占有较宽面积的焊区下基区75的周围会发生大量空穴。由发生的空穴所导致的电流在主基区74中集中流入靠近焊区下基区75的特定部分。其结果是，寄生双极型晶体管有时导通。也就是说，现有的半导体器件151不仅di/dt容量低，还存在对电压变化率dV/dt的容量，即dV/dt容量低的问题。在图27所示的半导体器件151中，假定通过在主基区74与焊区下基区75之间形成在内部不具有源区76的第3基区以抑制寄生双极型晶体管导通的技术也是可能的。但是，伴随着di/dt的升高，在焊区下基区75附近的剩余空穴不仅流入第3基区，还集中地流向接近于主基区74中的第3基区的特定部分，并通过该特定部分流入源电极81。据此，能发生寄生双极型晶体管导通的现象。同样，伴随着dV/dt的升高，也能发生寄生双极型晶体管导通的现象。另外，如果为了得到高的di/dt容量或者高的dV/dt容量而形成多个第3基区，则当半导体器件151处于导通状态时，电流流过的主基区74的面积就减少了。也就是说，通过整个半导体器件151的沟道宽度变窄了。其结果是，会引起导通电阻升高之类的其他问题。为实现这一目的，本专利技术中第1实施例的半导体器件是配备具有上主面及下主面的半导体衬底的半导体器件，上述半导体衬底备有被形成在上述上主面上的第1导电型的漏层；有选择地形成在上述漏层中且比上述漏层浅并露出于上述上主面的第2导电型的主基区；有选择地形成在上述漏层中且比上述漏层浅并露出于上述上主面上的、既不与上述主基区连接又比上述主基区深的第2导电型的焊区下基区；以及有选择地形成在上述主基区中且比上述主基区浅并露出于上述上主面上的第1导电型的源区，上述半导体器件还备有连接到上述主基区和上述源区但不连接到上述焊本文档来自技高网...

【技术保护点】
一种半导体器件，它是备有具有上主面及下主面的半导体衬底（１）的半导体器件，其特征在于： 上述半导体衬底（１）备有： 被形成在上述上主面上的第１导电型的漏层（３）； 在上述漏层（３）中有选择地形成的比上述漏层（３）浅，并露出于上述上主面的第２导电型的主基区（４）； 在上述漏层（３）中有选择地形成的比上述漏层（３）浅，并露出于上述上主面的、不与上述主基区（４）连接且比上述主基区（４）深的第２导电型的焊区下基区（５）；以及 在上述主基区（４）中有选择地形成的比上述主基区（４）浅，并露出于上述上主面的第１导电型的源区（６）， 上述半导体器件还备有： 被连接在上述主基区（４）和上述源区（６）上，但不连接到上述焊区（５）下基区的第１主电极（１１）； 在上述主基区（４）内，隔着栅绝缘膜（８）与被夹在上述漏层（３）与上述源区（６）之间的区域即沟道区相对置的栅电极（９）； 在上述上主面内，隔着绝缘层（７）与上述焊区下基区（５）的露出面相对置，并被连接在上述栅电极（９）上的导电性的栅极焊区（１２）；以及 被连接在上述下主面上的第２主电极（１４）。

【技术特征摘要】
1.一种半导体器件，它是备有具有上主面及下主面的半导体衬底(1)的半导体器件，其特征在于上述半导体衬底(1)备有被形成在上述上主面上的第1导电型的漏层(3)；在上述漏层(3)中有选择地形成的比上述漏层(3)浅，并露出于上述上主面的第2导电型的主基区(4)；在上述漏层(3)中有选择地形成的比上述漏层(3)浅，并露出于上述上主面的、不与上述主基区(4)连接且比上述主基区(4)深的第2导电型的焊区下基区(5)；以及在上述主基区(4)中有选择地形成的比上述主基区(4)浅，并露出于上述上主面的第1导电型的源区(6)，上述半导体器件还备有被连接在上述主基区(4)和上述源区(6)上，但不连接到上述焊区(5)下基区的第1主电极(11)；在上述主基区(4)内，隔着栅绝缘膜(8)与被夹在上述漏层(3)与上述源区(6)之间的区域即沟道区相对置的栅电极(9)；在上述上主面内，隔着绝缘层(7)与上述焊区下基区(5)的露出面相对置，并被连接在上述栅电极(9)上的导电性的栅极焊区(12)；以及被连接在上述下主面上的第2主电极(14)。2.如权利要求1所述的半导体器件，其特征在于关于杂质浓度，上述主基区(4)比上述焊区下基区(5)的低。3.一种半导体器件，它是备有具有上主面及下主面的半导体衬底(1)的半导体器件，其特征在于上述半导体衬底(1)备有被形成在上述上主面上的第1导电型的漏层(3)；在上述漏层(3)中有选择地形成的比上述漏层(3)浅，并露出于上述上主面、在底面具有面向上述下主面有选择地突出的突起部(20)的第2导电型的主基区(4)；在上述漏层(3)中有选择地形成的比上述漏层(3)浅，并露出于上述上主面的、不与上述主基区(4)连接的第2导电型的焊区下基区(5)；以及在上述主基区(4)中有选择地形成的比上述主基区(4)浅，并露出于上述上主面的第1导电型的源区(6)，上述半导体器件还备有被连接在上述主基区(4)和上述源区(6)上，但不连接到上述焊区(5)下基区的第1主电极(11)；在上述主基区(4)内，隔着栅绝缘膜(8)与被夹在上述漏层(3)与上述源区(6)之间的区域即沟道区相对置的栅电极(9)；在上述上主面内，隔着绝缘层(7)与上述焊区下基区(5)的露出面相对置，并被连接在上述栅电极(9)上的导电性的栅极焊区(12)；以及被连接在上述下主面上的第2主电极(14)。4.如权利要求1所述的半导体器件，其特征在于上述半导体衬底(1)还备有在上述漏层(3)中有选择地形成的比上述漏层(3)浅，并露出于上述上主面，位于上述主基区(4)与上述焊区下基区(5)之间，在内部不设第1导电型的半导体区域，且不与上述焊区下基区(5)连接的第2导电型的周边基区(21)，上述第1主电极(11)还被连接在上述周边基区(21)上。5.一种半导体器件，它是备有具有上主面及下主面的半导体衬底(1)的半导体器件，其特征在于上述半导体衬底(1)备有被形成在上述上主面上的第1导电型的漏层(3)；在上述漏层(3)中有选择地形成的比上述漏层(3)浅，并露出于上述上主面且被分割成多个区域的第2导电型的主基区(4)；在上述漏层(3)中有选择地形成的比上述漏层(3)浅，并露出于上述上主面的、不与上述主基区(4)连接的第2导电型的焊区下基区(5)；在上述主基区(4)中有选择地形成的比上述主基区(4)浅，露出于上述上主面并与上述主基区(4)中的上述多个区域对应地被分割配置的第1导电型的源区(6)；以及在上述漏层(3)中有选择地形成的比上述漏层(3)浅，并露出于上述上主面，且具有位于上述主基区(4)与上述焊区下基区(5)之间的部分及连接到上述主基区(4)中的上述多个区域的每一区域的一端的部分，在内部不设第1导电型的半导体区域，也不连接到上述焊区下基区(5)的第2导电型的周边基区(21)，上述半导体器件还备有被连接在上述主基区(4)、上述源区(6)及上述周边基区(21)上，但不连接在上述焊区下基区(5)的第1主电极(11)；在上述主基区(4)内，隔着栅绝缘膜(8)与被夹在上述漏层(3)与上述源区(6)之间的区域即沟道区相对置的栅电极(9)；在上述上主面内，隔着绝缘层(7)与上述焊区下基区(5)的露出面相对置，并被连接在上述栅电极(9)上的导电性的栅极焊区(12)；以及被连接在上述下主面上的第2主电极(14)。6.如权利要求5所述的半导体器件，其特征在于上述周边基区(21)比上述主基区(4)深。7.如权利要求6所述的半导体器件，其特征在于关于杂质浓度，上述主基区(4)比上述周边基区(21)的低。8.一种半导体器件，它是备有具有上主面及下主面的半导体衬底(1)的半导体器件，其特征在于上述半导体衬底(1)备有被形成在上述上主面上的第1导电型的漏层(3)；在上述漏层(3)中有选择地形成的比上述漏层(3)浅，并露出于上述上主面的第2导电型的主基区(4)；在上述漏层(3)中有选择地形成的比上述漏层(3)浅，在内部不设第1导电型半导体区域并露出于上述上主面的第2导电型的周边基区(21)；以及在上述主基区(4)中有选择地形成的比上述主基区(4)浅，并露出于上述上主面的第1导电型的源区(6)，上述半导体器件还备有被连接在上述主基区(4)、上述源区(6)和上述周边基区(21)上的第1主电极(11)；在上述主基区(4)内，隔着栅绝缘膜(8)与被夹在上述漏层(3)与上述源区(6)之间的区域即沟道区相对置的栅电极(9)；在上述上主面内上述漏层(3)露出的区域，隔着绝缘层(7)与上述主基区(4)共同夹着上述周边基区(21)的区域即焊区下漏区相对置，并被连接在上述栅电极(9)上的导电性的栅极焊区(12)；以及被连接在上述下主面上的第2主电极(14)。9.如权利要求8所述的半导体器件，其特征在于上述主基区(4)被分割为多个区域，上述源区(6)与上述主基区(4)的上述多个区域对应地被分割配置，上述周边基区(21)具有位于上述主基区(4)与上述焊区下漏区之间的部分和连接到上述主基区(4)的上述多个区域的每一区域的一端的部分。10.如权利要求...

【专利技术属性】
技术研发人员：幡手一成，久本好明，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：JP[日本]