半导体器件制造技术

技术编号:3211259 阅读:140 留言:0更新日期:2012-04-11 18:40
一种半导体器件,具备: 设置在构成漏极区的一种导电型半导体基体的一个主面上,而且隔开等间隔相互平行配置的多个槽; 由在上述槽的内壁具有绝缘膜,而且把上述槽内进行充填的反导电型的半导体材料构成的可变电位绝缘电极; 位于上述一个主表面的上述槽之间的一种导电型的源极区; 在上述半导体基体上与上述源极区隔开,而且与各个上述绝缘膜的至少一部分邻接那样设置的反导电型的栅极区; 在上述半导体基体上位于上述槽之间,而且至少位于上述源极区的下部的沟道区, 上述栅极区与上述可变电位绝缘电极保持等电位,而且,根据加入在与上述栅极区连接的栅极电极上的电压进行ON动作或者OFF动作。(*该技术在2023年保护过期,可自由使用*)

【技术实现步骤摘要】

本专利技术的半导体器件是具备低ON电阻,低电压驱动以及冲击电流保护功能的主要由电压驱动构成的元件。
技术介绍
在以往的半导体器件中,作为常断型、控制性出色而且开关时的导通电阻低的晶体管,例如已知在特开平06-252408号公报中公开的构造。图6(A)是示出以往的半导体元件的构造的斜视图,图6(B)是示出以往的半导体元件的构造的平面图。如图6(A)所示,在N+型半导体衬底51上淀积N-型的外延层52。在该外延层52上,距离表面隔开相等间隔相互平行地形成多个槽57。而且,衬底51用作为漏极取出区,外延层52主要用作为漏极区53。另外,从外延层52表面几乎垂直地挖掘槽57的侧壁,在其侧壁上形成绝缘膜56。进而,在槽57中,淀积注入了P型杂质的例如多晶硅。而且,槽57内的多晶硅在外延层52的表面,例如经过铝(Al)与源极区54电连接。这样,槽57内的P型多晶硅用作与源极电极S等电位的固定电位绝缘电极55。另一方面,位于多个槽57之间的外延层52用作为沟道区58。如图6(A)以及图6(B)所示,栅极区59与源极区54隔开,而且,隔开一定的间隔在与绝缘膜56连接的外延层52上设置多个。而且,本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件,具备设置在构成漏极区的一种导电型半导体基体的一个主面上,而且隔开等间隔相互平行配置的多个槽;由在上述槽的内壁具有绝缘膜,而且把上述槽内进行充填的反导电型的半导体材料构成的可变电位绝缘电极;位于上述一个主表面的上述槽之间的一种导电型的源极区;在上述半导体基体上与上述源极区隔开,而且与各个上述绝缘膜的至少一部分邻接那样设置的反导电型的栅极区;在上述半导体基体上位于上述槽之间,而且至少位于上述源极区的下部的沟道区,上述栅极区与上述可变电位绝缘电极保持等电位,而且,根据加入在与上述栅极区连接的栅极电极上的电压进行ON动作或者OFF动作。2.根据权利要求1所述的半导体器件,特征在于上述OFF动作通过把上述栅极电极对于上述源极电极取为等电位或者负电位,把上述一...

【专利技术属性】
技术研发人员:岡田哲也吉村充弘吉田哲哉
申请(专利权)人:三洋电机株式会社
类型:发明
国别省市:

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