【技术实现步骤摘要】
本专利技术是关于一种半导体器件，特别，是关于具备高耐压MOS晶体管的半导体器件。
技术介绍
逻辑电路和模拟电路中具有应用高耐压MOS(Metal OxideSemiconductor金属氧化物半导体)晶体管的半导体器件。作为这种半导体器件的一个例子，就特开2001-94103号公报中所记载的半导体器件进行说明。对该公报上记载的半导体器件来说，在半导体衬底上规定的区域形成一个n沟道型高耐压MOS晶体管。首先，在P型半导体衬底中形成P型阱。P型阱是高耐压MOS晶体管用的阱扩散层。该P型阱上边介于栅氧化膜之间形成栅电极。在栅电极与漏扩散层之间和栅电极与源扩散层之间，形成LOCOS(Local Oxidation of Silicon硅局部氧化)氧化膜。利用LOCOS氧化膜，在表面上使栅电极与漏扩散层电隔离，同时在表面上使栅电极与源扩散层电隔离。栅电极两端部的LOCOS氧化膜正下方，分别形成漏侧偏移区和源侧偏移区。漏扩散层下方形成漏侧阱偏移区。源扩散层正下方形成源侧阱偏移区。栅极、漏极和源极借助于N型隔离扩散层、P型隔离扩散层、LOCOS氧化膜，电隔离成为用于取得P型...
【技术保护点】
一种半导体器件，具备：半导体衬底的主表面上形成的第１导电型的第１杂质区域；所述第１杂质区域的表面上形成的第１隔离绝缘膜；在位于所述第１隔离绝缘膜的正下方的所述第１杂质区域部分形成的第２导电型的第２杂质区域；在 所述第１杂质区域部分的表面上与所述第１隔离绝缘膜隔开距离形成的第２导电型的第３杂质区域；夹着所述第１隔离绝缘膜，在与位于所述第３杂质区域的一侧相反侧的所述第１杂质区域部分的表面上，与所述第１隔离绝缘膜隔开距离形成的第２导电型的第４杂 质区域；在由所述第２杂质区域与所述第３杂质区域夹着的所述第１...
【技术特征摘要】
JP 2003-2-7 31185/031.一种半导体器件，具备半导体衬底的主表面上形成的第1导电型的第1杂质区域；所述第1杂质区域的表面上形成的第1隔离绝缘膜；在位于所述第1隔离绝缘膜的正下方的所述第1杂质区域部分形成的第2导电型的第2杂质区域；在所述第1杂质区域部分的表面上与所述第1隔离绝缘膜隔开距离形成的第2导电型的第3杂质区域；夹着所述第1隔离绝缘膜，在与位于所述第3杂质区域的一侧相反侧的所述第1杂质区域部分的表面上，与所述第1隔离绝缘膜隔开距离形成的第2导电型的第4杂质区域；在由所述第2杂质区域与所述第3杂质区域夹着的所述第1杂质区域的部分上形成的第1电极部；以及，在由所述第2杂质区域与所述第4杂质区域夹着的所述第1杂质区域的部分上形成的第2电极部。2. 按照权利要求1所述的半导体器件，其特征是，具备相对所述第1隔离绝缘膜位于所述第3杂质区域一侧的所述第1杂质区域部分表面上，与所述第1隔离绝缘膜隔开距离形成的第2隔离绝缘膜，和，相对所述第1隔离绝缘膜位于所述第4杂质区域一侧的所述第1杂质区域部分的表面上，与所述第1隔离绝缘膜隔开距离形成的第3隔离绝缘膜；所述第3杂质区域包括在位于所述第2隔离绝缘膜正下方的所述第1杂质区域的部分形成的具有规定杂质浓度的第1浓度区域，和，与所述第1浓度区域电连接，对所述第2隔离绝缘膜朝着与所述第1隔离绝缘膜远离的方向形成，具有杂质浓度比所述第1浓度区域还高的第2浓度区域；以及，所述第4杂质区域包括在位于所述第3隔离绝缘膜正下方的所述第1杂质区域的部分形成的具有规定杂质浓度的第3浓度区域，和，与所述第3浓度区域电连接，对所述第3隔离绝缘膜朝着与所述第1隔离绝缘膜远离的方向形成，具有杂质浓度比所述第3浓度区域还高的第4浓度区域。3.按照权利要求2所述的半导体器件，其特征是分别形成所述第2杂质区域、所述第3杂质区域和所述第4杂质区域作为阱。4.按照权利要求2所述的半导体器件，其特征是，分别形成所述第1电极部和所述第2电极部，使其横穿所述第1杂质区域表面，设定在位于所述第1电极部正下方的第1沟道区的，对应于所述第1电极部横穿所述第1杂质区域表面的部分的长度的沟道宽度，比在位于所述第2电极部正下方的第2沟道区的，对应于所述第2电极部横穿所述第1杂质区域表面的长度的沟道宽度要短，在所述第2杂质区域，沿着所述第2杂质区域的所述第1电极部和所述第2电极部延伸的方向的宽度，从位于所述第1沟道区一侧的部分直到位于所述第2沟道区一侧的部分是平滑变化的。5.按照权利要求2所述的半导体器件，其特征是，分别形成所述第1电极部和所述第2电极部，使其横穿所述第1杂质区域表面，设定对应于所述第1电极部横穿所述第1杂质区域表面部分的长度的所述第1沟道区的沟道宽度，比对应于所述第2电极部横穿所述第1杂质区域表面的长度的所述第2沟道区的...
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