为高级MIS半导体器件形成带凹槽的栅绝缘层的方法及用该方法获得的器件技术

本发明专利技术涉及为半导体器件提供具有在控制电极（３）与第一和第二主电极延伸（４，５）之间的受控重叠的控制电极结构的而不必使用许多隔离物的方法。另外，该方法提供深腐蚀绝缘层（２）的步骤。该步骤是在无定形化和注入主电极延伸（４，５）之后执行的，因为使延伸（４，５）无定形化的步骤也使绝缘层（２）部分无定形化。因为无定形绝缘体与晶体绝缘体的蚀刻率不同，这可以用作自然的蚀刻挡板以使重叠可更好地细调节。本发明专利技术还提供了相应的半导体器件。（*该技术在2024年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及形成带凹槽的栅绝缘层的方法及用该方法获得的器件。本专利技术特别涉及形成包括具有与可控控制电极(例如栅极)重叠的的第一和第二主电极延伸(例如源极和漏极)的半导体器件结构的方法。(2)
技术介绍
金属氧化物半导体(MOS)或金属-绝缘体-半导体(MIS)晶体管器件的标度到达栅极的长度只有几十毫微米的程度。对源极/漏极延伸(超浅连接)的要求主要有三个方面，即，非常高的活化(对在固溶度极限以上的公路地图尽头(end-of-the-roadmap)器件)，超浅(到小于10nm)和非常高的侧面陡峭度(1-2nm/十进制)。最后一方面是由另一要求报规定的在与栅区重叠的连接处的栅漏等级。在连接处为最少栅漏而没有重叠与充分重叠以具有最佳栅极作用之间存在一个平衡。该平衡是按比例缩小平面器件的主要问题。在US6,274,446中描述了一种用于制造包括了具有可控栅极重叠的陡峭的源极/漏极延伸的半导体器件的方法。该方法包括在半导体基片上形成栅结构，然后在栅和基片上形成氧化层的步骤。首先，在栅结构的侧面上形成侧壁隔离区。在半导体基片中注入不与栅极重叠的深源极/漏极区。为了产生重叠，在侧壁隔离区形本文档来自技高网...

【技术保护点】
一种半导体器件结构，其特征在于，包括：沉积在半导体基片（１）上的绝缘层（２），沉积在绝缘层（２）上的控制电极（３），半导体基片１中与所述控制电极（３）重叠的第一主电极延伸（４）和第二主电极延伸（５），所述绝缘 层（２）包括相对于控制电极（３）靠近第一电极延伸（４）和／或靠近第二主电极延伸（５）的凹槽（８，９），所述凹槽的深度在０．５和５毫微米之间。

【技术特征摘要】
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【专利技术属性】
技术研发人员：K汉森，RC休德纽，
申请(专利权)人：IMEC公司，康宁克里克菲利浦电子股份有限公司，
类型：发明
国别省市：BE[比利时]