一种改进的具有多个栅极氧化层的晶体管及其制造方法技术

一种改进的具有多个栅极氧化层的晶体管，栅极氧化层的厚度可以各不相同以适应不同的操作电压的要求。该晶体管的制造要点是在栅极氧化层区域进行硅离子植入并控制其植入参数，不同区域不同的植入次数，从而使这些区域的氧化速度不同，在后续的氧化步骤中生成不同厚度的栅极氧化层。

【技术实现步骤摘要】

本专利技术涉及一种晶体管及其制造方法，该晶体管具有不同厚度的栅极氧化层。
技术介绍
MOS的操作特性是由其结构所决定的，包括栅极氧化层(gate oxide)。其操作电压的上限，主要取决于栅极氧化层的崩溃电压(breakdown voltage)，而此电压主要由栅极氧化层的厚度决定，越厚则可承受的崩溃电压越高。目前，在同一芯片上的电路设计，包括逻辑电路与内存电路，需要不同厚度的栅极氧化层来实现电路设计的要求。高性能的逻辑电路的一个器件中需要不同厚度的栅极氧化层高可靠性需要较高的电压，则需要较厚的栅极氧化层；而晶体管的操控性(高操作速度)或者较低的电压，则需要较薄的栅极氧化层。于是，在一个芯片上生成不同厚度的栅极氧化层成了一项非常迫切的发展任务。为了获得不同厚度的栅极氧化层，有采用在氧化以前植入Ar.sup+或N.sup.+等方法的，参见M.Togo等人撰写的论文，题为″Multiple-ThicknessGate Oxide and Dual-Gate Technologies for High Performance Logic-EmbeddedDRAMs″，发表于Int.Electron Device Meeting(IEDM)，San Francisco，paper13.1，1998。还可以参见另一篇论文，由C.T.Liu等人撰写，题为″MultipleGate Oxide Thickness for 2-GHz System-on-a-Chip Technologies″，发表于Int.Electron Device Meeting(IEDM)，San Francisco，paper 21.2，1998。也有采用在栅极淀积以后植入O.sup.+的方法，如1998年国际电子器件会议上的论文“Sub-5.mu.m Multiple-Thickness Gate Oxide Technology UsingOxygen Implantation”中所述。(参见作者Y.C.King et al.，论文题目″Sub-5.mu.m Multiple-Thickness Gate Oxide Technology Using OxygenImplantation，″，会议名称Int.Electron Device Meeting(IEDM)，时间、地点、论文集San Francisco，paper 21.2，1998).另一篇1999年申请的美国专利(申请号Ser.No.09/386,185)中揭示了一种类似的方法，所不同的是使用了不同的crystalline surface orientations。(参见文献″Multiple Oxide Thickness forMerged Memory and Logic Applications″)还有如中国专利申请01109732.9和00804555.0和美国专利6,720,221所公开的获得不同厚度的栅极氧化层的方法。上述方法相比普通的制造过程要复杂很多，需要额外的昂贵的工艺设备和额外的工艺步骤。非常明显地，我们需要一种在一个晶片上制造不同厚度的栅极氧化层的方法，该方法最好能使用现有的工艺制程，很少或不要增加工艺的复杂性和成本。
技术实现思路
本专利技术的目的在于提供一种简单的工艺过程，几乎可以没有新增加的设备和步骤，就能制造一种具有不同栅极氧化层厚度的晶体管。本专利技术是这样实现的，基于通常的半导体制造过程，没有任何额外的设备，在氧化以前，对需要生成厚的栅极氧化层的区域进行硅植入(siliconimplant)，使之成为硅高浓度的区域，从而使该区域具有较高的氧化速度，进而形成较厚的氧化层。硅植入的剂量(dose)越大，则该区域的氧化速度愈快。本专利技术所采用的方法，既没有额外的生产设备，又非常简单，相比于前面提到的现有技术具有明显的优点，如低成本，栅极氧化层的厚度可以非常好的控制，更重要的是，本专利技术所提供的晶体管的电子迁移率(transistor mobility)比现有的方法更高，则操作速度可以很快。附图说明图1为本专利技术的制造方法的第一次阻隔与硅植入的示意图， 图2为本专利技术的制造方法的第二次阻隔与硅植入的示意图，图3为本专利技术的晶体管的不同厚度栅极氧化层的示意图。其中，附图标记说明如下1-底材 2-底材21，22，23，21’，22’，23’-栅极氧化层区域301-光阻 302-光阻401-掺质硅402-掺质硅具体实施方式下面结合附图详细描述本专利技术。图1-图3描述了制造本专利技术所述的晶体管的过程，因为该制造过程采用的通常的设备，并且其他步骤的制造工艺也没有特别之处，所以只简单给出了要点工艺的示意图，其他制造步骤不再赘述。参见图3，本专利技术所述的是一种改进的晶体管，该晶体管具有多个不同厚度的栅极氧化层，其栅极氧化层的厚度可以根据崩溃电压的设计要求而定。图中所示为三个不同厚度的栅极氧化层，分别厚的栅极氧化层21，21’，中等厚度的栅极氧化层22，22’，和薄的栅极氧化层23，23’。NMOS和PMOS均可以适用。其制造方法如图1-图3所示。本专利技术所述的制造方法的要点是在生成栅极氧化层步骤为步骤一、第一次阻隔，即放上第一次光阻301、曝光与显影，其光阻放置位置如图1所示，步骤二、第一次硅401植入，步骤三、移除光阻301，步骤四、第二次阻隔，即放上第二次光阻302、曝光与显影，其光阻放置位置如图2所示， 步骤五、第二次硅402植入，步骤六、移除光阻302，步骤七、栅极氧化，得到如图3所示的不同厚度的栅极氧化层。在上述步骤以后，再按照一般的后续工艺完成芯片的制造。其中，被步骤一和四都阻隔的区域23、23’在最后得到最薄的栅极氧化层；由于步骤二的硅302植入剂量高于步骤五硅402的数量，所以，步骤一未阻隔而步骤四阻隔的区域21、21’所形成的栅极氧化层厚度大于步骤一阻隔而步骤四未阻隔的区域22、22’所形成的栅极氧化层厚度。本专利技术的方法中，硅植入的植入能量在10KeV以内，并且可以调整。两次硅植入的植入能量可以相同，也可以不同。根据离子植入的常规手段，植入能量、角度、每次的剂量或总的数量均可以控制或调整以满足不同的需要。由上述方法可知，因为通过控制每一次硅植入的剂量、能量和角度可以控制该硅植入区域的氧化速度，从而控制该区域的栅极氧化层的厚度，所以，本专利技术所述的这种改进的晶体管可以是具有多个不同厚度的栅极氧化层，并且可以是厚度不一，或者部分相同。例如，可以是2个不同厚度的栅极氧化层；或者是3个栅极氧化层，二个比较厚，一个比较薄，或者是二个薄，一个厚；或者是三个互不相同。当然其排列方式也并不一定要如举例所示，完全可以根据设计要求，采用本专利技术的方法来制造。本领域技术人员可以利用本专利技术的要点，结合设计要求做适应性的调整或变化或步骤的结合，以及硅植入剂量、总量、次数、植入参数的调整等。本专利技术的实施例的说明并非用来限定本专利技术，其保护范围应当以权利要求书为准。本文档来自技高网...

【技术保护点】
一种改进的具有多个栅极氧化层的晶体管，其特征在于：该晶体管的具有多个栅极氧化层，并且栅极氧化层的厚度可以不相同。

【技术特征摘要】
1.一种改进的具有多个栅极氧化层的晶体管，其特征在于该晶体管的具有多个栅极氧化层，并且栅极氧化层的厚度可以不相同。2.如权利要求1所述的晶体管，其特征在于该晶体管的栅极氧化层的厚度是通过硅离子植入来控制的。3.一种制造权利要求1所述的晶体管方法，其特征在于，其中生成栅极氧化层的方法包含如下步骤步骤一、第一次阻隔，步骤二、第一次硅植入，步骤三、移除光阻，步骤四、...

【专利技术属性】
技术研发人员：杨海远，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：31[中国|上海]